JP2023065431A - アナログ-デジタル変換器ステージ - Google Patents
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Abstract
【課題】改善されたアナログ-デジタル変換器を提供する。【解決手段】アナログ-デジタル変換器またはデジタル-アナログ変換器における使用に適したステージであって、ステージは、一緒に動作して複合出力を形成することができる複数のスライスを備え、低減された熱ノイズを有することができ、一方、各スライスはそれ自体、スライスに適用されるデジタルコードの変化に迅速に応答するのに十分に小さな容量を有する。これにより、ノイズ性能を損失することなく高速変換を達成することが可能となる。【選択図】図2
Description
本開示は、改善されたアナログ-デジタル変換器を提供するための技術および構造に関し、具体的には、ノイズ性能を犠牲にすることなく速度および分解能を改善することに関する。
アナログ-デジタル変換器は、サンプリングレート、ノイズ、線形性、消費電力、および分解能などのパラメータで判断される。
これらのパラメータの各々は、タスクのために選択されるアナログ-デジタル変換器(ADC)技術の選択に影響を及ぼすことがあり得る。例えば「フラッシュ変換器」は、高スループットレートを提供するが、考えられる各出力結果がそれぞれの比較器によって評価されるため、比較器入力関連オフセットは、分解することができる最小ビットサイズを制限する。さらに、多数の比較器を設けることは、電力を比較的多く必要とすることがあり得る。
ノイズ性能が優先される場合、シグマ-デルタ(ΣΔ)変換器のノイズ成形特性は、それらを魅力的にし得る。ΣΔ変換器は、多くの場合、1または2ビットのみの低分解能量子化器を使用して、入力信号を著しくオーバーサンプリングする。これにより、良好な線形性が得られる。このような回路はまた、ノイズ転送機能を信号転送機能と異なるものにする可能性も提供する。これにより、設計者には、量子化ノイズを信号の帯域幅から遠ざける選択肢が与えられる。変換レートは、他のADC技術よりも低い傾向にある。
逐次近似レジスタ(SAR)アナログ-デジタル変換器を使用して、合理的なサンプリングレートで、良好な分解能、良好な消費電力、および合理的なノイズ性能を提供することができる。しかしながら、ADC性能を改善する必要性が継続的に存在する。
本開示とその特徴および利点とをより完全に理解してもらうために、添付の図と併せて以下の説明が参照されるが、図中、同様の参照番号は同様の部品を表す。
概要
ADCまたはDACにおける使用に好適なステージであって、ステージは、一緒に動作して複合出力を形成することができる複数のスライスを備え、低減された熱ノイズを有することができ、一方、各スライスはそれ自体、スライスに適用されるデジタルコードの変化に迅速に応答するのに十分に小さな容量を有する、ステージ。これにより、ノイズ性能の損失なしに、高速変換を達成することが可能となる。
本開示の第1の態様によれば、アナログ-デジタル変換器のステージであって、第1の時定数を有する第1の取得回路に結合されたアナログ-デジタル変換器と、複数の回路であって、各々が、第1の時定数と実質的に同じ時定数を有する取得回路と、アナログ-デジタル変換器のデジタル出力に基づくそれぞれの制御信号を受信するため、およびそれぞれの取得回路によって保持されているサンプリングされた電圧とデジタル-アナログ変換器の出力との間の差分を形成するためのデジタル-アナログ変換器とを備える、回路と、を備える、ステージが提供される。
好ましくは、第1の取得回路と複数の回路の取得回路とは、構造的に類似した「サンプリングスライス」で形成されている。サンプリングスライスは、関連付けられたスイッチを有する少なくとも1つのコンデンサを備え得、半導体ウェハ上のスライス内の構成部品の物理的サイズはスライス間で同じであるか、あるいはスライスは互いにスケーリングされる。1つの実施例において、第1のスライス内のコンデンサ(所与のコンデンサ)が第2のスライス内の対応するコンデンサよりもQ倍大きい面積を有する場合、第1のスライス内の所与のコンデンサのプレートのうちの一方を、サンプリングされるべき信号が適用される信号ノードに接続することに関連付けられたトランジスタは、第2のスライス内の対応するトランジスタよりもQ倍大きい幅対長さの比を有する。この実施例では、コンデンサのプレート間誘電体厚は同じであり、トランジスタは公称上同一にドープされていると仮定されている。したがって、第1の取得回路と複数の回路の取得回路との間の信号取得およびサンプリング性能が整合されている。
取得回路は、サンプルおよびホールド回路またはトラックおよびホールド回路として提供することができる。各取得回路は、ステージのそれぞれの「サンプリングスライス」内で実施することができる。
したがって、アナログ入力値のデジタル表現を形成するために1つのスライスを使用し、一緒に働いて、単一スライスと比較して低減されたサンプリング熱ノイズを有するアナログ残余を形成するために他のスライスを使用することが可能である。アナログ残余は、サンプリングされたアナログ値と、アナログ-デジタル変換器のステージから出力されるデジタル値のアナログ相当値との間の差分であるアナログ-デジタル変換器の量子化誤差を表す。スライスは、有利には、(製造許容範囲内で)同一、例えば同じサイズおよび形状であり、共有製造工程を使用するように生成され得る。これにより、スライス間の優れた整合が生じる。
本開示の第2の態様によれば、実質的に整合された時定数を有する複数のスライスであって、一緒に動作可能で、単一スライスの熱ノイズと比較して低減された熱ノイズを有する残余を形成するスライスを使用する、アナログ-デジタル変換器が提供される。このような構成では、1つのスライスを使用して、適切に構成されたコントローラからの信号に応答してアナログ-デジタル変換を実行し得、残りのスライスをスレーブとして使用して残余を形成し得る。
本開示の第3の態様によれば、並列に接続されて、任意の単一スライスの熱ノイズと比較して低減されたサンプリング熱ノイズを有する複合サンプリングDAC出力を形成するように適合された、複数の実質的に同一のスイッチトキャパシタサンプリングDACを備えるスライス化DACが提供される。
好ましくは、サンプリングDACステージは、アナログ-デジタル変換器出力に応答して設定され、サンプリングDACステージは、アナログ-デジタル変換に参加せず、例えば、それらは、サンプリングDACと同じステージに属する逐次近似変換器のビットトライアルに参加しない。サンプリングDACステージはビットごとに設定されてもよいし、または、過渡電流の流れを低減するように、ビットをグループで設定されてもよい。
本開示の第4の態様によれば、複数の整合されたサンプリングDACスライスを動作させてADC結果および残余を形成する方法であって、スライスのうちの1つを動作させてアナログ-デジタル変換を実行することと、スライスのうちの少なくとも2つを動作させてデジタル-アナログ変換を実行して、サンプリングされた入力とサンプリングされた入力のデジタル近似値との間の差分を形成することと、を含む方法が提供される。
本開示のさらなる態様によれば、複数のサンプリングDACスライスであって、第1のコンデンサについて、第1のスライスにおけるプレート分離距離で割ったコンデンサプレートの面積が、第2のスライスにおける対応するコンデンサのそれと第1の比で異なる場合、第1のスライスにおける第1のコンデンサに関連付けられたトランジスタスイッチの幅対長さの比が、第2のスライスにおける対応するトランジスタのそれと実質的に第1の比で異なる、スライスが提供される。
サンプリングDACスライスは、基板上で実質的に同じ物理的フットプリントを有し得る。基板は、スライスのコンデンサおよびスイッチが既知の製造技術によってその上に形成された半導体であり得る。
本開示のさらなる態様によれば、複数のサンプリングDACスライスであって、サンプリングDACスライスは、複数の単位セルであって、各々がそれぞれの単位サイズコンデンサおよび関連単位サイズトランジスタスイッチを備える単位セルを備え、複数の単位セルはグループ化されて、サンプリングDACスライス内に重み付きコンデンサを一緒に形成し、サンプリングDACスライスは、共有入力ノードに接続されて入力信号を一斉にサンプリングし、共有出力ノードに接続可能で、それらのそれぞれの残余の平均を形成する、サンプリングDACスライスが提供される。
アナログ-デジタル変換器への設計課題
アナログ-デジタル変換器は、例えば、電気通信機器、カメラ、オーディオ機器、ゲームコンソール、工業システム、医療機器、自動車用途、航空宇宙用途、ならびに光強度、音、圧力、速度、電圧、電流、無線信号などを表し得るアナログ値が、データプロセッサ、埋め込みデジタル回路、コンピュータなどによって処理することができるデジタル量に変換される他の用途およびシステム全体において広く使用されている。
変換が必要とされる速度および必要とされる分解能のビット数は、大きく変化する可能性がある。
上記したように、高変換スループットを有する、例えば、言わば14ビットを超える良好な分解能で10~100MHzの信号帯域幅で動作するADCを提供することが切望されている。本開示は、これらの種類の優れた性能レベルを達成するための構造を提供する。しかしながら、この性能を達成することは困難であり、いかに難しいかを認識し、したがって本開示の発明的態様の性質を理解するために、サンプリング回路およびデジタル-アナログ変換器に関する物理特性についてのいくつかの基本的な制限に目を向ける前に、普及した変換器アーキテクチャの構造の概要を提供することが有用である。
特に普及したADCの変形は、スイッチトキャパシタアレイを使用して、サンプルおよびホールド回路として、およびサンプリングされたアナログ信号値に対してビットトライアル値を試験するために駆動される容量性DACとして、両方で作用する。多くの場合、アナログ-デジタル変換器は差動回路として提供される。本開示は、シングルエンド変換器を検討するが(それらはより単純であるので)、本明細書で論じられるコメントおよび検討事項は、差動アナログ-デジタル変換器に同等に適用される。
図1は、アナログ-デジタル変換器14を実施する集積回路内に設けられ、全体が12で示された外部基準回路から第1の基準電圧Vref1を受信する、全体が10で示されたサンプリングスイッチトキャパシタデジタル-アナログ変換器を備える従来技術構成を概略的に示す。これに関連して、「外部」とは、基準回路(または少なくともその全部ではない)は、スイッチトキャパシタ電荷再分配デジタル-アナログ変換器10と同じシリコンダイ上に設けられていないことを意味する。しかしながら、基準回路のすべてまたはいくつかの部分は、アナログ-デジタル変換器14を担持するダイと一緒に共パッケージされ得、そうすると、ユーザの視点からは、すべての構成部品は同じチップスケールパッケージまたは集積回路によって提供される。基準回路は、(必ずしもそうではないが)多くの場合、バッファ18によって緩衝される精密電圧基準16を備える。バッファ18の出力における出力電圧は、バッファまたは電圧基準源などの回路の他の部分がADCと共にシリコンダイ上に提供され得るにもかかわらず、チップスケールパッケージ内で集積回路ダイの外部にあるか、または集積回路ダイと一緒に共パッケージされた比較的大きな蓄積コンデンサ8を設けることによってさらに安定化することができる。DAC10はまた、局所0V、接地、または他のすべての電圧を指すVssであり得るVref2を受信する。
逐次近似アナログ-デジタル変換器の一部としての電荷再分配デジタル-アナログ変換器は周知であるが、完全を期するため、それらの動作の簡単な説明をここに提示する。電荷再分配デジタル-アナログ変換器は、複数のコンデンサを備え、この実施例では、3つのコンデンサ20、22、および24が示される。他のコンデンサは、コンデンサ22とコンデンサ24との間に存在し得る。冗長性を有さない変換器では、コンデンサはバイナリ重み付けされ、バイナリ数列に従う。したがって、3つのコンデンサのみが存在し、コンデンサ24が想定かつ任意の値「1C」を有する場合、コンデンサ22は値「2C」を有し、コンデンサ20は値「4C」を有する。各コンデンサは、ビットをバイナリワードで表すと見なすことができ、したがって、最大のコンデンサ、この実施例ではコンデンサ20は、重み4Cを有する最上位ビットMSBを表し、一方、最小のコンデンサ24は、重み1Cを有する最下位ビットLSBを表す。アナログ-デジタル変換器で使用されるこのようなコンデンサアレイは、一般に12~16ビットの分解能を提供し、これは、対応するコンデンサ数を意味する。また、MSBとLSBとの間のスケーリング問題を回避するために、コンデンサアレイを1回以上分割またはセグメント化することができることも知られている。これは、アレイの各セグメント内のコンデンサ間の再スケーリングを効果的に可能にし、DACの最大コンデンサが、例えば16ビット変換器の最小コンデンサの215倍のサイズである必要性を回避する。示されていないが、スイッチトキャパシタアレイまたはそのセグメントは、典型的には、そのアレイ内の最下位コンデンサに等しい値を有する追加終端コンデンサによって終端される。完全を期するため、分割アレイは、図2に関して後述する。
図1を続けると、何らかの冗長性、すなわち変換プロセス中の間違ったビット決定から回復する能力を提供するために、アレイ内の「重み」(すなわち、コンデンサの相対容量)またはコンデンサ数を変化させることも知られている。これにより、設計者は各ビットトライアル間の整定時間を短縮し、より高速な変換レートを達成することが可能となる。冗長性は、例えば、ある重みを繰り返す少なくとも1つの追加コンデンサをアレイ内に時折挿入することによって達成することができ、したがって、コンデンサは依然としてバイナリ重み付けされているが、バイナリ重みシークエンスには従わない。冗長性を提供するさらなるアプローチは、アレイ内のコンデンサの「基数」を(バイナリ重み付けを表す)2から1.8のようなより小さな数に変更することである。したがって、1つのコンデンサとそれに隣接するコンデンサとの比は、2ではなく1.8になる。これにより、変換処理が進むにつれて、間違ったビット決定を訂正することができるように、アレイに冗長性が挿入される。いずれの場合も、当業者に知られているように、変換が進むにつれて、どちらの符号の誤差(すなわち、誤差によって結果が重み不足または重み過剰になった)も訂正されるように冗長性が実施される。
図1に示すように、コンデンサ20、22、24の各々は第1のプレートを有し、第1のプレートは、比較器32の第1の入力にそれ自体は接続されている導体30に接続されている頂部プレートとも呼ばれる。各コンデンサはまた、電子スイッチに接続された底部プレートとも呼ばれる第2のプレートを有する。第1のコンデンサ20は第1のスイッチ40に接続され、第2のコンデンサ22は第2のスイッチ42に接続され、第3のコンデンサ24は第3のスイッチ44に接続されている。スイッチは3位置スイッチとして概略的に示されているが、実際には、スイッチコントローラ(図示せず)によって制御される1スイッチ当たり3つの電界効果トランジスタとして実施され得る。スイッチ40は、コンデンサ20の底部プレートを信号入力Vinに接続するために、第1の位置または第1のモードで動作可能であると見なすことができる。第2の位置または第2のモードでは、コンデンサ20の底部プレートをVref1に接続するように動作可能であり、第3の位置または第3のモードでは、コンデンサ20の底部プレートを、局所接地または「負」電源レールに対応することが多い第2の入力Vref2に接続する。第2のスイッチ42および第3のスイッチ44は同様に構成され、比較器の第2の入力もまた、この実施例では、導体50を介して局所接地に接続されている。前記したように、単純化のために3つのコンデンサおよびそれらの関連スイッチのみが例示されているが、ADC内により多くのスイッチを設けることができる。
この実施例で説明されるアナログ-デジタル変換器のサンプルまたはトラック動作フェーズでは、スイッチ40、42、および44はVinに接続され、一方、さらなるスイッチ52が閉じられて、導体30を、したがってコンデンサの頂部プレートを、接地電圧または他の何らかの適切な基準もしくはバイアス電圧に接続する。これにより、コンデンサ20、22、および24が電圧Vinで充電されることが可能になる。次いで、アナログ-デジタル変換器は、スイッチ52が開かれて、導体30上の電圧を浮動させ、スイッチ40、42、および44はまずVref2に接続される変換フェーズに移行する。次いで、ビットトライアルシーケンスを開始することができる。最初に、第1のビット、すなわち最上位ビットが、コンデンサ20の底部プレートをVref1に接続することによって試行される。これにより、コンデンサが電位分割器を形成するので、コンデンサ間の電荷再分散が起こる。結果として、比較器の第1の入力における電圧が変化し、整定時間が経過した後、第1の入力における電圧が第2の入力における電圧よりも大きいかまたは小さいかを判定するために、比較器をストロボする(すなわち、その出力が調査される)。電圧Vinが十分に大きくて
に相当する値を超えるような場合、比較器の第1の入力における電圧は、比較器の第2の入力における電圧を超え、最上位ビットは維持され、コンデンサ20はVref1に接続されたままであり、そうでなければビットは破棄され、スイッチ40を動作させて、MSBコンデンサ20の底部プレートをVref2に接続し直す。プロセスは次のビットトライアルに進む、すなわち、第2のビットを試験するが、ここでは、コンデンサ22の下方プレートがVref1に接続され(スイッチ40の状態は、第1のビットトライアルの終了後にどちら位置にされていても変わらないままである)、整定時間後に、比較器32の出力を調査して、スイッチ42をそのままにされるべきか、またはコンデンサ22の下方プレートをVref2に接続するようにリセットし直すかを確認する。次いで、スイッチ42は、その比較の結果としてリセットされるか、またはそのままにされるかのいずれかであり、トライアルは次のコンデンサ24に移行し、スイッチ44がVref2からVref1に変更される。再び、整定時間後に、比較器の出力を調査して、スイッチ44をその現在位置に残すべきかまたはリセットすべきかを確認する。トライアルシーケンスの終了時、スイッチ40、42、および44の位置を調査することができ、これらは変換結果を表す。シーケンスは、3つを超えるコンデンサを含むように拡張することができる。同様に、シーケンスは、冗長性を有するスイッチトキャパシタアレイを含むように拡張することができるが、これは、追加冗長コンデンサの包含によろうと、2つ未満の基数を使用することによろうと、スイッチシーケンスを調査し、さらにバイナリワードに変換する必要がある。ADCはシングルエンドデバイスとして説明されているが、上記説明は、差動変換器に拡張することができる。さらに、用語「ビットトライアル」は、各ビットトライアル中に1つのビットしか決定できなかった初期のSAR変換器に由来する。より近代的な設計は、1回のビットトライアル中に複数のビットを決定することを可能にし、本明細書で使用される「ビットトライアル」という用語は、所与のビットトライアル期間中に1つを超えるビットを決定することを含む。
に相当する値を超えるような場合、比較器の第1の入力における電圧は、比較器の第2の入力における電圧を超え、最上位ビットは維持され、コンデンサ20はVref1に接続されたままであり、そうでなければビットは破棄され、スイッチ40を動作させて、MSBコンデンサ20の底部プレートをVref2に接続し直す。プロセスは次のビットトライアルに進む、すなわち、第2のビットを試験するが、ここでは、コンデンサ22の下方プレートがVref1に接続され(スイッチ40の状態は、第1のビットトライアルの終了後にどちら位置にされていても変わらないままである)、整定時間後に、比較器32の出力を調査して、スイッチ42をそのままにされるべきか、またはコンデンサ22の下方プレートをVref2に接続するようにリセットし直すかを確認する。次いで、スイッチ42は、その比較の結果としてリセットされるか、またはそのままにされるかのいずれかであり、トライアルは次のコンデンサ24に移行し、スイッチ44がVref2からVref1に変更される。再び、整定時間後に、比較器の出力を調査して、スイッチ44をその現在位置に残すべきかまたはリセットすべきかを確認する。トライアルシーケンスの終了時、スイッチ40、42、および44の位置を調査することができ、これらは変換結果を表す。シーケンスは、3つを超えるコンデンサを含むように拡張することができる。同様に、シーケンスは、冗長性を有するスイッチトキャパシタアレイを含むように拡張することができるが、これは、追加冗長コンデンサの包含によろうと、2つ未満の基数を使用することによろうと、スイッチシーケンスを調査し、さらにバイナリワードに変換する必要がある。ADCはシングルエンドデバイスとして説明されているが、上記説明は、差動変換器に拡張することができる。さらに、用語「ビットトライアル」は、各ビットトライアル中に1つのビットしか決定できなかった初期のSAR変換器に由来する。より近代的な設計は、1回のビットトライアル中に複数のビットを決定することを可能にし、本明細書で使用される「ビットトライアル」という用語は、所与のビットトライアル期間中に1つを超えるビットを決定することを含む。
上記したように、DACは、例えば図2に示すような、細分化またはセグメント化コンデンサアレイとして実施することができる。全体を70で示す細分化コンデンサアレイは、第1のコンデンサアレイ72と第2のコンデンサアレイ74とを備える。第1のコンデンサアレイ72は、図1に関して論じたように、サンプリングコンデンサDAC73を形成するように構成されたコンデンサC6~C10を備える。C6~C10の頂部プレートは、ノード84に接続する共有導体78に接続され、ノード84には、比較器が接続されてもよいし、かつ/または残余増幅器が接続されてもよい。残余増幅器の目的については後述する。コンデンサC6~C10は、それぞれの3位置スイッチS6~S10を有し、したがって、コンデンサC6~C10は、(スイッチ82がサンプリングスイッチとして作用して)入力電圧Vinをサンプリングするために、Ref1に、またはRef2に接続されることができる。コンデンサC6~C10は、例えば10ビット変換器の5つの最上位ビットを表すようにバイナリ重み付けされ得る。コンデンサのうちの1つ以上は、繰り返し重みとして提供され得、それによって、ビット数を5から4または3に減少させるが、間違ったビットトライアル決定から回復することができるように変換器が冗長性を含むことを可能にする。第2のコンデンサアレイ74は、コンデンサC1~C5を備え、サブDAC75として作用する。サブDAC75は、結合コンデンサ76を介してサンプリングコンデンサDAC73に接続されている。コンデンサC1~C5は、DACの5つの最下位ビットを形成することができる。サブDACは、この実施例では、その中のコンデンサがVinとの接続を有さないため、サンプリングDACではない。サブDACは、所望であれば入力信号をサンプリングするように構成してもよい。
セグメント化は、コンデンサ間のスケーリングを分け、DACを実施するのに必要なスペースを減少させる。例えば、セグメント化なしおよび冗長なしの10コンデンサアレイでは、コンデンサの重みは、C1=1、C2=2、C3=4、C4=8、C5=16、C6=32など、C10=512までのパターンに従うであろう。したがって、このようなアレイのコンデンサによって必要とされる総面積は、単位コンデンサの面積の1023倍となろう。アレイが、5つのコンデンサを各々が含む2つのアレイに細分化され、アレイが単位サイズの結合コンデンサ76によって結合された場合、C1=1、C2=2、......C5=16、C6=1、C7=2など、C10=16までであることが分かり、アレイのコンデンサは単位コンデンサの面積の63倍の面積を占める。これは、スペースの、したがってコストの大幅な節約である。
任意のスイッチトキャパシタアレイにおいて、それが細分化されていても細分化されていなくても、ビットトライアルは時間を要する。再び図1を見ると、スイッチ40、42、および44のいずれを切り替えても、電流の流れを循環させる結果となることが明らかである。したがって、スイッチ40がVref2からVref1に切り替えられ、コンデンサ20の底部プレートの電圧が増加すると、過渡的な循環電流の流れは、コンデンサ20からコンデンサ22および24ならびにそれらの関連スイッチを通ってVref2にまで存在する。次いで、電流は、電圧基準12の蓄積コンデンサ8を通って流れ、端子Vref1およびスイッチ40を通って、第1のコンデンサ20の底部プレートに戻る。
この電流はまた、集積回路の、その外部ピンとノードVref1およびVref2との間のボンドワイヤに沿って、およびプリント回路基板内の導体トラックに沿って電圧基準に、または共パッケージデバイス内のボンドワイヤに沿って流れる。トラックおよびボンドワイヤは各々、寄生インダクタンスおよび寄生抵抗を示す。これらの不要なインピーダンスは、図1の鎖線62で囲まれたインダクタLPおよび抵抗器RPによって、ならびにスイッチトキャパシタアレイから接地への経路における同様の寄生成分LP’およびRP’によって示されている。さらに、蓄積コンデンサ8もまた、インダクタンスおよび抵抗を示し、これらの寄生成分もまた、LPおよびRPの値内で表すことができる。同様に、スイッチ40、42、および44もまた、RPの値内で再び表すことができる抵抗を示す。
基準回路は、任意選択でバッファ18の入力に出力を提供する、任意の好適な実施技術の精密電圧基準である基準電圧生成器16を備える。バッファ18は、電圧基準16を、アナログ-デジタル変換器内のスイッチトキャパシタデジタル-アナログ変換器10へ電流を供給せざるをえないことから保護する。その性質上、バッファ18は、例えばADCが1つの変換を完了し、別の変換がスケジュールされるまで待機しているので、アナログ-デジタル変換器が非アクティブであるときでさえ、電力を消費する。
スイッチ40、42、および44の各動作において、循環電流は、さまざまなコンデンサおよび寄生インダクタおよび抵抗器を通って流れる。コンデンサとインダクタの組み合わせは、リンギングを発生させ得るLC回路を形成する可能性を有する。これを回避するために、回路は少なくとも臨界的に減衰されるか、または臨界的に減衰された状態に近い必要がある。臨界的減衰に対するRP(図1を参照)の抵抗Rcriticalは、RP=(4L/C)1/2である。臨界的減衰時の回路の時定数Tcriticalは、(4LC)1/2である。Tcriticalによって決定されるように、スイッチトキャパシタアレイの整定時間は、サンプリングDACの寄生インダクタンスLPおよび容量Cによって制限される。
いくつかのADCは、「チップ上」基準電圧のコピーをもたらし、LPを通る任意の循環電流を回避する。したがって、基準電圧は、ADC内のスイッチトキャパシタ電荷再分配デジタル-アナログ変換器と同じ集積回路内にもたらされ、それによってLの値が低減される。このような技術を、本開示の実施形態で使用することができる。
ビットトライアル中のDACのリンギング時間は、ADCの速度に影響を及ぼす唯一の制限ではない。サンプリング回路もまた、果たすべき重要な役割を有する。サンプリング回路はサンプリングDAC内に集積されているが、サンプリング回路の性能についての問題はすべてのサンプリング回路構成に当てはまる。図3に示された簡易化ADCを考える。
図3の回路は、第1および第2のコンデンサプレート110aおよび110bを有するサンプルコンデンサ110を備え、第1のコンデンサプレート110aは、スイッチ114によって選択的に、電圧Vinの入力ノード112に接続またはそこから接続解除され得る。電界効果トランジスタのオン状態の抵抗はFETのゲート対ソース電圧の関数として変化することができるので、スイッチ114は、多くの場合に、オフ時には高インピーダンスを有し、オン時には低いがよく定義されていないインピーダンスを有するFETによって形成される。いくつかの回路では、並列NMOSおよびPMOSトランジスタを使用する伝送ゲートを使用して、入力抵抗の変動をVinの関数として低減する。別のアプローチは、ブートストラップ回路を使用して、トランジスタスイッチが「オン」であるとき、ゲート電圧をソース電圧に対して固定に維持することである。
この実施態様では、さらなるスイッチ116が設けられて、サンプリングコンデンサ110の第2のプレート110bを、局所接地またはさらに良くは、VrefをADCに印加される第1の基準電圧を表すとすると、Vref/2などの基準電圧Vbiasに接続し、第2の基準電圧は0Vとみなされる。スイッチ114および116が閉じられると、コンデンサ110は、ノード112上の入力電圧Vin(またはより厳密にはVin-Vbias)に充電する。スイッチ116が開くと、コンデンサ110上の電荷がサンプリングされ、コンデンサ110上で凍結される。図3の回路はまた、任意の好適な技術、例えばスイッチトキャパシタまたは抵抗器ベースとすることができ、スイッチ122を介してサンプリングコンデンサのプレート110aに接続することができるDAC120も含む。効果的には、コンデンサ110に蓄積された電圧は、ノード123においてDAC120から出力される電圧から減算され、この減算の結果は、比較器125によって負または正であるように量子化され、結果は、逐次近似検索を実施する状態マシンなどのコントローラ130に提供される。このトポロジーの利点は、比較器が、考えられるすべての入力電圧範囲にわたって優れているのとは反対に、電圧Vbias周辺で決定を下すことを得意とするだけでよいことである。このトポロジーの欠点は、比較器の入力ノード123における電圧が、VbiasがVref/2に設定されない限り、最初の1回または2回のビットトライアルにおいて有意に負に動かされる得ることである。
サンプリングステージの性能を検討することに戻ると、スイッチ114および116として機能するトランジスタは、スイッチオン時にRΩの結合固定インピーダンスを提供することができる。Rは、典型的には、数オームから数百オームの大きさである。固定値Rを仮定すると、選択すべき値Cを検討する価値がある。以下の節では、サンプリング速度とノイズとの間のトレードオフと、サンプリング回路の小さな構成部品の変動が、アナログ-デジタル変換器のいくつかのLSBに相当する誤差をどのように発生させる可能性があるか、について説明する。
コンデンサが、それに架かる初期電圧Vinitを有し、時間T=0で、サンプルスイッチが瞬時に閉じられて、サンプリングコンデンサを電圧Vinの入力ノード12に接続することを仮定する。
コンデンサは、スイッチの抵抗Rによって入力ノードと電荷を交換し、コンデンサに架かる電圧Vcは、時間tの関数として進化する。
式中、ΔV=Vin-Vinit 式1
図4から、電圧Vcは、Vinに向かって漸近的であることが理解できる。VcがVinに整合する程度は、RC時定数の単位として測定される時間の関数として表現することができる。グラフ形式では、サンプリングコンデンサが充電されるまで、いくつかの時定数分だけ待てばよいように見える。しかしながら、これは誤解を招く。また、サンプル時間が一般にデジタル電子機器によって規定される固定期間であることを考えると、構成部品の変形、したがってRC値の変化の影響も考慮する価値がある。
以下の表、表1は、第1のサンプルおよびホールド回路によって例示されるような第1のRC組み合わせの時定数Tcの関数として表される、0から任意の値「1」への電圧の進化と、その時定数Tc’が10%大きくなってTcと異なるときの第2のサンプルおよびホールド回路上の電圧と、を示す。
別の言い方をすれば、第1のサンプルおよびホールド回路がその時定数のうちの10について入力電圧を取得しているとき、第2のサンプルおよびホールドは、それ自身の時定数のうちの9しか見ていない。
10個の時定数の後、第1のRC回路は誤差0.0045%のみであるが、第2のRC回路は誤差0.012%である。これらの数値は、一見、非常に小さいように見える。しかしながら、これらは現代のADCの分解能に関連して検討される必要がある。
以下は、分解能をフルスケール値の割合として表す。
8ビット=0.390625%
10ビット=0.097656%
12ビット=0.024414%
14ビット=0.006104%
16ビット=0.001526%
18ビット=0.000381%
20ビット=0.000095%
8ビット=0.390625%
10ビット=0.097656%
12ビット=0.024414%
14ビット=0.006104%
16ビット=0.001526%
18ビット=0.000381%
20ビット=0.000095%
したがって、サンプリングされた電圧は誤差が1LSBを超えるであろうため、10個のRC時定数を待つことは、14ビット分解能を実現するのに十分ではない。
典型的には、16ビット変換器の場合、サンプル回路は少なくとも12個の時定数についてサンプリングし、18ビット変換の場合、サンプリング回路は少なくとも14個の時定数についてサンプリングし、20ビット変換の場合、サンプリング回路は15個の時定数についてサンプリングする。
オン状態抵抗RONに関するトランジスタスイッチの性能は、製造プロセスによって制限される。トランジスタを並列に設置したり、またはより幅広のトランジスタを作って、RONを低減することは可能であるが、これは、トランジスタのゲート-チャネル寄生容量の特徴として見ることができる、トランジスタのゲートからサンプリングコンデンサへの電荷注入を増加させるという犠牲をもたらす。結果的に、スイッチに接続されたコンデンサの値と比較してRONを低減するためにトランジスタスイッチを幅広くすることは、電荷注入問題が悪化し、アナログ-デジタル変換器の精度が低下するため、自動的な勝利ではない。しかしながら、あとで分かるように、本開示の実施形態は、良好な速度およびノイズ性能を維持しながら、オン抵抗を増加させ、意図的にそうなることを可能にする。
時定数をより小さくする別の方法は、サンプリングコンデンサをより小さくすることである。しかしながら、これは、熱(ジョンソン-ナイキスト)ノイズの形態で別の根本的な問題にぶつかる。コンデンサ上の熱ノイズVnは、以下で表され得ることが知られている:
このノイズは、コンデンサによってではなく、スイッチ抵抗によるコンデンサ上の電荷量の熱力学的変動によって引き起こされる。コンデンサが導通回路から接続解除されると、このランダムな変動はコンデンサによって捕捉される。
300Kのコンデンサ上のRMS熱ノイズNRMSを、一範囲のコンデンササイズについて以下に示す。
サンプリング回路内で許容され得る最小コンデンササイズは、入力分解能の関数として計算することができる。当業者には、最大RMS信号値がVrefに関連していることが知られており、したがって、ADCについて、信号対ノイズ比は、以下のように表すことができる:
量子化ノイズの寄与も存在する。ADCにおける不確実性は±1/2LSBである。この誤差がアナログ入力信号全体で三角形であると仮定すると、有効ビット数ENOBは、
ADCが、18ビット分解能で、5Vのフルスケール範囲で入力をサンプリングすると仮定する。LSB値は、5÷218=19μVである。しかしながら、量子化ノイズが考慮されるまでに、サンプリングノイズはさらにおおよそ11μVRMSに低減させる必要がある。これは、ノイズが1LSB未満である場合、入力容量がおおよそ40pFであることを示す。フルスケールダイナミックレンジが縮小されると、LSBサイズが対応して縮小され、ビットで表される同じノイズ性能を得るためには、入力容量を増加させる必要がある。
ADCがその変換を行うのにある程度の時間が必要であるためサンプルを次から次へと取り込むことはできないので、サンプリングステージの速度は、考慮される必要がある唯一の要因ではない。
前記したように、速度と電力との間のバランスをとらなければならない。多くのADCは、使用可能なバッテリ寿命が重要なパラメータであるバッテリ駆動デバイス(携帯電話/スマートフォンなど)で使用されている。さらに、変換器の動的非線形性が悪い場合、迅速な変換を有する意味はない。
これらのトレードオフの結果、分解能および比較的低電力の両方を達成することができる好適な技術は、スイッチトキャパシタアレイがサンプリングコンデンサおよびビットトライアルDACの両方として機能することができるスイッチトキャパシタADCである。
前記したように、基準電圧間でコンデンサを切り替えることによってビットを試行するプロセスは、DAC内の電荷再分布を引き起こし、電荷は、トランジスタスイッチを流れ、したがってRC時定数の対象となる。また、基準電圧へのおよび基準電圧からのコンデンサの切り替えは、基準電圧から急激な電荷の引き出しを引き起こし、それは、基準電圧とコンデンサとの間の導体/トラックのインダクタンス、およびコンデンサ自体の容量と相互作用して、リンギングを発生させる。
リンギングと、コンデンサからコンデンサへの電荷再分配との両方が、変換レートを制限する。リンギングには、1LSB(またはADC内の冗長性が訂正することが合理的に予想される誤差の量)などの適切な値を下回るような時間を与える必要があり、電荷再分配にも適切な値への漸近性が必要である。幸い、ビットトライアルでビットを設定した後、比較器をストロボしてビットトライアルの結果を見るまでに、14~16個の時定数を待つ必要はないことが判明した。実際には、冗長性を有する変換器で、はるかに短い時間、例えばおおよそ4個の時定数だけ待つのが合理的である。これにより、3つの冗長ビットを有する18ビット変換器について、さらに(18+3)4=84の時定数を変換時間に追加し得ることが分かる。単純な推定では、RONが10オーム、容量が40pFであり、サンプリングコンデンサが逐次近似変換器のビットトライアルにも関与し、入力信号の各サンプリングについて平均14個の時定数の整定時間が許容される場合、これは、おおよそ
の変換レートを示唆する。
の変換レートを示唆する。
パイプライン化は、ビットトライアルをADCの異なるステージ間に分割することを可能にし、サンプルを取得して結果を出力する間の変換時間はパイプライン化によって改善されないが、スループットまたは変換レートは2ステージパイプラインでほぼ倍増される。パイプライン化の他の利点は、信号の増幅であり、したがって、比較器は、より高速の決定を行うことができる。
また、パイプライン化は、サンプリングされたアナログ値とそのアナログ値のデジタル近似値との間の差分を表す残余を形成し、ゲインアップしてから、パイプライン化変換器の後続のステージに渡すことを可能にする。また、パイプライン化は、異なる分解能および/または異なるアナログ-デジタル変換器技術でパイプラインの異なるステージを形成することを可能にする。図5は、2ステージパイプライン変換器の概略図を示す。
ここで、第1のアナログ-デジタル変換器150は、変換の一部を実行し、アナログ入力値を表すデジタル結果D1を、例えば4~10ビットの限られた分解能に出力する(これらの示唆は限定的ではない)。また、アナログ-デジタル変換器150は、Vinと相当アナログ値D1との間の差分を表すアナログ値A1を出力するように構成されている。図1および図2に示されたスイッチトキャパシタアレイは、変換プロセスの一部として自然にこれを行い、したがって、「残余」として知られるA1を形成する際に追加のオーバーヘッドは発生しない。残余は、第2のアナログ-デジタル変換器152によるさらなるアナログ-デジタル変換を受ける。第2のアナログ-デジタル変換器152は、A1に基づいてデジタル結果D2を生成することができる。残余A1は、増幅器160によって増幅することができる。これは、第2の変換器の比較器内のオフセットの影響を低減するので、有益である。
パイプライン化とは、単一のADCが、例えば16回または18回のビットトライアルを行わなければならないのではなく、第1のADC150が、ある回数、例えば8回または9回のトライアルを行うことができ、第2のADC152が、残りのトライアルを行うことができることを意味する。各ADCは半数のビットトライアルしか行わないため、ADC1は、変換のための新しい入力を受け入れることができるまでに半分の時間しか要さないので、有効変換レートが倍増する。ADC1は、第2の変換器ADC2がN番目の変換を終了する間、N+1番目の変換に取り組むことができる。これは、残余を受け取って増幅する際に、時間オーバーヘッドが存在しないことを前提としている。さらに、第2のADCにおける整定時間は、そのビットトライアル中に必ずしもそのような大量の電流の流れにさらされる必要はないし、それが起こすいかなる誤差も、より下位のビットに関連するため、定義上あまり重要ではないので、第1のADCと比較して短縮することができる。
変換速度、したがってスループットは、いくつかのビットトライアルを迅速に実行することによって、例えばフラッシュADCを使用して最初の2回、3回、または4回のトライアルを実行し、逐次近似検索(またはいくつかの他のADC戦略)を使用して残りのビットトライアルを実行することによって、増大させることができる。そのような構成を図6に示すが、ここでは、フラッシュADCなどのミニADC151が、2回または3回のビットトライアルを迅速かつより低い精度で実行し、結果を第1のADC150に、そのビットトライアルの出発点として渡すことができる。間違った決定などのいかなる誤差も、誤差が残余内に符号化され、第2のADC152によって除外されるため、回復させることができる。
ノイズペナルティを発生させることなく、より高いサンプリングレートを達成する
これらのすべてのアプローチにもかかわらず、ノイズペナルティを発生させることなく、さらに高いサンプリングレートで動作することが依然として望まれる。問題は、前記したように、どの解決策も簡単ではないということである。より小さなサンプリングコンデンサは、RC時定数を低減し、したがって、より高いスループットを可能にするが、熱ノイズの増加の犠牲を払う。
ノイズ性能を改善することはより大きい容量の使用を示唆する一方で、速度性能を改善することはより小さな容量の使用を示唆するので、本発明者らは、アーキテクチャ変更を行って、ノイズの問題を速度から部分的に分離できることに気付いた。本発明者らは、これらの問題は、例えば、セグメント化変換器内の1つの変換器のインスタンス、またはそれ自体が変換器であり得る、単一ADCブロック内の「スライス」として連携して動作するスイッチトキャパシタアレイから形成される、複数のDACを使用することによって軽減され得ることに注目した。
したがって、ADCは、複数のチャネルまたはスライスに分割され得る。スライスを使用してADC変換を実行し、比較的迅速であるがノイズペナルティを伴う中間結果に到達するようことができるように、スライスを比較的小さな容量値で作ることができる。中間結果は、1つ以上の他のスライスによって使用されて残余を形成することができる。1つ以上の他のスライスは、より大きな値Cを有してもよいし、または残余が改善された熱ノイズ数値を有するように、並列に動作して、より大きな値Cを合成してもよい。
複数のサンプリングステージを並列に動作させることは、単にステージの負荷を合わせて一緒に接続するほど簡単ではない。それは、高速アナログ-デジタル変換器における多くのことと同様に、このタスクを非常に困難にする基本的物理特性のいくつかを見落としている。
ステージは、それらのRC時定数を許容値内に設定するために「整合される」べきである。「許容」を構成するものの限界は、入力信号をサンプリングするため、および電荷再分配およびリンギングがチャネルまたはスライスのおおよそ1LSBに整定することを可能にするための時間割当量にも依存する。RC時定数不整合の問題は、直流(DC)信号に関連して先に説明した。以下の節では、交流(AC)信号でのRC時定数不整合の問題について説明する。
サンプリング問題をより具体的に見ると、これは再び、変換器のダイナミックレンジおよびその最大帯域幅の関数である。
サンプリング器が、10MHzで5Vのダイナミックレンジを有する正弦波Vinputをサンプリングすると仮定する。これは、振幅2.5V、角周波数2π×10×106ラジアン/秒を有する。
Vinput=2.5sin(2π×10×106) 式5
Vinput=2.5sin(2π×10×106) 式5
電圧の最大変化率は、ゼロ交差点周辺で発生し、2.5×2×π×10×106=157×106ボルト/秒である。
したがって、1ピコ秒のサンプリングスキュー(タイミング誤差)は157μVの誤差に等しくなる。5Vおよび18ビット分解能のダイナミックレンジでは、LSBサイズは19μVであった。したがって、この1psの小さなタイミングスキューは、8.3LSBの誤差を発生させる。このタイミングスキューは、ステージまたはスライス間のRC時定数のいかなる変動とも相互作用して、サンプリングされた電圧の不整合誤差を各スライス上で増加させる。
これに対処するために、本発明者らは、各スライスについて、集積回路リソグラフィ精度を使用して、各サンプリング構成スケールにおけるコンデンサおよびトランジスタが一緒になって、整合されたRCサンプリング時定数を維持することを保証し、サンプリングスイッチは、タイミングスキューを最小限に抑えるために実質的に共配置されているアーキテクチャを選択した。
スライスがスイッチトキャパシタアレイから形成されている一実施形態では、各スライスはサンプリングDACを含み、サンプリングステージは、1つのスライス内の所与の電気位置にあるコンデンサおよびトランジスタが、他のスライス内の相当のコンデンサおよびトランジスタと実質的に同じであるように整合されている。
本開示の一実施形態では、単位サイズのコンデンサCを、コンデンサの一方のプレートをVin、Ref1、およびRef2にそれぞれ接続するための単位サイズのトランジスタと関連付けて備える単位セルを繰り返し使用して、スライスを形成する。各単位セルは、その電気性能において公称上互いに同一の単位セルである。セルは、永久的に、またはグループへのセルの動的割り当ての一端として、一緒にグループ化することができる。2つのセルを一緒にグループ化して、容量2Cを有する(図2の)C7を形成することができ、4つのセルを一緒にグループして、容量4Cを有するC8を形成することができ、8つのセルを一緒にグループ化して、C9を形成することができる、などとなる。所望であれば、セルを一緒にグループ化してバイナリ重みの順序でグループを形成する必要はない。セルをグループ化してコンデンサを形成して冗長性を提供することができる。セルを直列に接続して、C/2、C/3、C/4などの有効容量を形成することもできる。
スライスは、図2のC1~C5を備えるものなどのサブDACに接続され得る。
RC時定数を整合させる問題に戻ると、これらは、AC信号のサンプリングに影響を及ぼす。表1は、時定数の変化が、DC信号のサンプリング値に著しい誤差を引き起こす可能性があることを示す。しかしながら、ADCは、多くの場合、さまざまな(AC)信号をサンプリングする。
スライスは、許容限度内で同じ値をサンプリングすることが望ましいが、これは、AC信号を見るときに整合がどれほど重要であるかの疑問を提起する。本発明者らは、整合の問題が過去に見落とされていたと理解している。論文「A 1mW 71.5dB SNDR 50MS/s 13 bit fully differential ring amplifier based SAR assisted pipeline ADC」,Yong Lim and Michael P Flynn,IEEE Journal of Solid State Circuits,Vol.50,No.12 December 2015は、パイプライン変換器の第1のステージがデジタル化される信号の6つのMSBを分解する回路(論文の図6および図16に関して説明)を示している。入力信号Vinは、2つのサンプリングDAC上でサンプリングされる。「Big DAC」と呼ばれる1つのサンプリングDACは、「Small DAC」と呼ばれる他のサンプリングDACの3倍の容量を有する。小さいDACは、節電のためにSARトライアルを実行するために使用されるが、それが終了すると、両方のDACは、13ビットノイズ要件を満たすために、それらの残余が結合されるように共通ノードに接続される。しかしながら、DACのサンプリング時定数を整合させるようにトランジスタスイッチをスケーリングすることや、タイミングスキューを最小限に抑えるためにサンプリングスイッチを共配置することの教示はない。
RC時定数の変化の影響は、位相シフトとして扱われる場合、最も容易に理解される。
位相シフトは、RCローパスフィルタのものとしてモデル化することができ、位相シフトφは、以下によって与えられる。
φ=-arctan(2πfRC)
式6
φ=-arctan(2πfRC)
式6
RCサンプリング回路を、10MHzの-3dB帯域幅を有するように設計することが望ましいと仮定する。また、18ビットの分解能を達成するために必要なノイズ性能数値を満たすために、Cが40pFに選択されていると仮定する。
であるので、したがって、式7を使用してRの値を計算することができ、R=40Ωが分かる。
f、R、およびCの値に基づいて式6を評価すると、位相シフトは以下のように決定することができる:
φ=-arctan(2・π・10×106×40×40×10-12)
φ=-0.10019ラジアン
φ=-arctan(2・π・10×106×40×40×10-12)
φ=-0.10019ラジアン
一見、この位相シフトは無視し得るかに見える。しかしながら、RCが+10%変化すると、
φ=-0.11013ラジアン
φ=-0.11013ラジアン
これは、0.001ラジアンの差であり、以下の時間差に等しい。
したがって、この実施例では、RC時定数の10%の変化は、10MHzで1×10-3ラジアンのわずかな位相変化を生じるが、この位相変化は、10MHzで5Vのピークツーピーク入力信号について133個のLSBのスライス間の不整合に等しい、16ピコ秒のタイミング誤差に相当することが分かった。
上記の計算は、構成部品値の不整合は、周波数が増加するにつれて、大きなサンプリング時間誤差として現れることを示す。しかしながら、この問題は過去に見落とされていたようである。
サンプリングステージのRC値の変動は、多くの誤ったLSBとして現れる可能性がある位相の小さな位相シフトを発生させ得ることに留意した上で、発明者らは、本開示のいくつかの実施形態で、RCサンプリング回路に直列抵抗器を追加する工程を踏んだ。これは、抵抗器を追加することは、明らかに回路の帯域幅を低減させ、したがって入力信号のサンプリング時間を増加させるので、反直感的である。このようなアプローチは、高速ADCを構築するためにとるであろう工程とは全く反対である。しかしながら、トランジスタスイッチの有効「オン」インピーダンスは、温度および入力電圧と共に数パーセント変化し得、慎重なレイアウトおよびブートストラッピングは、変動を低減するのに大きく役立つが、(その熱性能がトランジスタよりも安定している)直列抵抗器を追加することで、スライス間の整合を改善することができる。抵抗器は、数オーム~数百オームの値を有し得る。一実施形態では、おおよそ160Ωの抵抗器を使用した。トランジスタは、わずか数オームの抵抗を有し得、トランジスタごとのオン抵抗変動は、1オームの分数のみであり得る。このアプローチは、サンプリングDACスライス間の整合を著しく改善する。
その結果、各スライスのサンプリングセクションを、他の各スライスのサンプリングセクションと公称上同一にすることが好ましい。
図7は、本開示の一実施形態を構成する回路200を概略的に例示する。回路は、複数のサンプリング回路と、複数のデジタル-アナログ変換器と、を備える。回路は、アナログ-デジタル変換器の全体を形成してもよいし、またはより可能性が高いのは、パイプラインが2つ以上のステージを有することができる図5または図6に示されたようなパイプライン化変換器など、マルチステージ変換器の「ステージ」として使用され得る。この実施形態では、スイッチトキャパシタアレイが、サンプリングデジタル-アナログ変換器を形成するために使用され、各サンプリングDACは回路200の1つのスライス210.1~210.nとして作用する。スライス210.1~210.nは、有利には、1つ以上のスライス210.1~210.nをSARコントローラに関連付けることができ、他のスライスをSAR出力の関数として更新することができるように再構成可能である。これに関して、「の関数として更新する」とは、異なるスライスが、SAR値とは異なり得るそれぞれの値に更新または設定され得る可能性を含む。しかしながら、差し当たり、第1のスライス210.1が、その出力をSARコントローラ214に提供する比較器210に結合されていると仮定する。SARコントローラは、サンプリングDACスライス210.1を駆動して、この実施例では、スライス210.1を使用してアナログ-デジタル変換を実行して、デジタル出力ワードの複数のビットを分解するように構成された状態マシンであり得る。
残りのDACスライス210.2~210.nのいくつかまたはすべては、スライス210.1と同時に入力Vinをサンプリングするように、および一緒に作用して残余DAC220を形成して、SARコントローラ214によって駆動されたときに第1のDACスライス210.1によって形成されるアナログ-デジタル変換の「結果」を用いて駆動されたときに残余DAC220によって生成される電圧をVdacとすると、VinとVdacとの間の差分を表すアナログ出力電圧Vresidueを形成して、スライス210.1のビットの有効分解能をPとすると、Pビット変換に到達するように構成されている。
第1のDACスライス210.1は、図1に示されたような非細分化スイッチトキャパシタアレイ、図2に示されたようなセグメント化または細分化スイッチトキャパシタアレイ、または図3に示されたようなサンプリングコンデンサおよび関連DACから形成され得る。相対的に小型であるために図2に示されたような細分化アレイが一般的に使用されることを考えて、この説明の部分の目的ために、スライス210.1は図2に示されたような細分化アレイを備えると仮定する。
このような構成では、図2に示されたように、サンプリングDACステージ73は、サブDACステージ75に接続されている。他のスライスは、第1のスライス210.1と同一であるように、すなわち、サンプリングDACステージおよびサブDACの両方を含むように形成することができる。しかしながら、結合容量が調整および接地されるか、またはサブDACの容量を再現する容量で直列に配置される限り、短縮されたサブDACを使用するか、またはサブDACをまとめて一緒に省略することも可能である。
使用中、各スライス210.1~210.nは、Vinに結合され、Vinをサンプリングするために使用される。スライスのサンプリングスイッチ82(図2を参照)は、それらが同時にそれらの「ホールド」命令を受信することを保証するため、また、各スイッチ82が他の各スイッチと同じプロセス、電圧、および温度(PVT)の変動を受けることを保証するために、共配置されている。これは、各サンプリングDAC回路が他の各サンプリングDACと同じ電気的性能、例えば整合されたRC時定数を有することと、スイッチ82が同じスルーレートで同時に導電と非導電との間で遷移することと、を保証し、それによって、共有入力信号を取得(例えば、サンプリングおよびホールド)するために同時に動作するとき、DACスライス210.1~210.n間の位相シフトを回避するのに役立つ。
入力信号が取得された後、第1のDACスライス210.1を使用して、サンプリングされた信号の逐次近似ルーチン変換を形成することができる。そのような変換には、例えばフラッシュADCの形態のさらなるサブADCを使用して、DACスライス210.1によって実行されるPビット変換の最初の2つまたは3つのビットのほぼ瞬時変換を提供することが含まれ得る。SAR変換を実行するための方法は当業者に周知であることを考えると、ここでさらに説明はしないが、但し、そのような変換には、結果に冗長性を提供するための追加ビットの包含も含まれること、変換は、2未満の基数の技術で実行することができること、複数のビットは、例えば比較器の代わりに3レベル量子化器を使用することによって、当業者に既知の単一ビットトライアル期間で決定することができることを指摘しておく。ビットトライアルが進むと、Pビット出力ワードの最上位ビットの状態は、Pビット出力ワードの最下位ビットの状態の前に分かる。これにより、DACスライス内でビットをビットごとに設定するために、SARロジック214からの出力を残余DAC220内のスライス210.2~210.nに提供することが可能になり、それによって、各スライス内のコンデンサを適切な構成に切り替えることによって引き起こされる電圧遷移を可能にし、これが発生させ得るリンギングは、残余DAC220からの出力が残余増幅器230によってゲインアップされる前に消滅する時間を有する。
電圧遷移の大きさを低減するために、残余DAC220内のスライス210.2~210.n内のビットの設定は、遷移が一斉に起こらないように、時間的にずらすことができる。さらに、例えば最上位ビットおよび次の最上位ビットに関する初期遷移の大きさは、最初に、スライス210.2~210.nのうちの半分を設定して、それらの最上位ビットは設定済とし、残りの半分のスライスは、それらの最上位ビットは未設定とすることにより、低減することができる。結果的に、第1のビットトライアルの結果として、統計的には、DACスライスの半分のみが遷移されねばならない可能性が高い。同じ技術を、次の最上位ビットなどに使用することができる。代替的アプローチは、使用中、入力信号がそのナイキスト周波数限界と比較してオーバーサンプリングされ得、したがって、統計的には、入力ワードの最初の数ビットは、1つのサンプルと直後のサンプルとの間で変化した可能性が低いことに基づき得る。
残余DAC内の1つ以上のDACをいくつかのビットトライアルに参加させることも可能である。別の言い方をすれば、DACスライス210.1のみを使用してアナログ-デジタル変換を実行している場合、その単一DACスライスは、一度に1回のビットトライアルのみを実行することができる。しかしながら、残余DAC220のうちの3つのDACスライス、例えば210.2、210.3、および210.4が一時的に有効化されて、SARロジック214に結合されたそれぞれの比較器(図示せず)と共に動作する場合、図7に示された構成は、2つのビットトライアルを同時に実行することができ、それによって、ステージ200がPビットを変換するために必要な時間を短縮する。
スライス構成の使用により、各DACスライス210.1~210.nがその中により小さな容量を有することが可能となり、これは、各DACスライスのRC時定数を低減させ、結果的に、変換をより迅速に実行することができる。本説明で先に、300Kのコンデンサに関連付けられた熱ノイズを表にした。これは、5Vのダイナミックレンジを18ビット分解能で変換する作業例では、DACの最小容量が少なくとも約40pFである必要があることを示すために使用された。しかしながら、DACスライスのすべてが、各々が4pFの有効容量を有するように形成された場合、DACスライス210.2~210.nを接続して残余DACを形成することにより、それらの容量は並列になる。したがって、10個のDACスライス210.2~210.11が残余DAC220内に設けられた場合、それらを並列に接続することで、各残余DACが、4pF DACスライスであることに関連する優れたサンプリング時間および整定速度を有していたとしても、40pFの有効容量を生じるであろう。第1のDACスライス210.1の出力における残余は、コンデンサバンクの熱ノイズの低減にも寄与するように、残余DAC220の出力にも接続することができることにさらに留意されたい。
先に記したように、サンプリングDACは、繰り返し単位セルから形成することができる。値1Cを有する1つのそのような単位セル270を図8に示す。単位セルは、値1Cを有するコンデンサ272を備える。そのプレートの1つである図8の最上プレートは、共有導体78(図2)に接続されている。コンデンサの底部プレートは、トランジスタ274、276および278から形成された3方向スイッチによって接続され、底部プレートは、絶縁され、Vin、Vref1(典型的には図1のバッファ18などの精密電圧基準から)、またはVref2(典型的には0V)に接続されることが可能となる。トランジスタの各々は、図7のSARロジックブロック214などのスイッチコントローラ279によって制御される。コンデンサを入力ノードVinに接続するトランジスタ274は、Vinで入力信号をサンプリングしているときに単位セルによって提示される「オン」抵抗をより正確に規定するように、抵抗器280と直列であり得る。トランジスタ274は、そのゲート制御信号がブートストラップ回路282によって変更されて、トランジスタ274のVgsをVinに対して一定に保持し得る。ブートストラップ回路は当業者に既知である。単位セル270は、単位セル270aおよび270bが並列に配置されて2C重みを形成することなどで表されるように、他の単位セルと並列に配置されて、適切にスケーリングされたスイッチおよびコンデンサの組み合わせを形成し得る。
例えば、細分化スイッチトキャパシタDACのサンプリング部分73(図2)に5つのバイナリ重み付きサンプリングコンデンサのみが必要である場合、25-1=31個の単位セル270が必要となる。単位セルは、集積回路内で非常にうまく整合させることができる。これは、単位セルが、所望に応じて1、2、4、8、および16のグループに永久に割り当てられ得ることを意味し、または代替として、グループ化は、各サンプリングイベントでスイッチコントローラによってオンザフライで動的に形成され、あらゆる不整合誤差をランダム化し得る。
図9は、3ビットフラッシュ変換器などのミニADC285を使用して、SAR変換器の3つの最上位ビットをより迅速に設定する、図7の変形例を示す。3つより少ないまたはより多いビットが、フラッシュ変換器285によって変換され得る。
次いで、電圧残余は、さらなるアナログ-デジタル変換器240に提供される前に、残余増幅器230によってゲインアップされ得る。図10に示すように、残余増幅器230は必ずしも設けられる必要はないことにも留意されたい。
図11は、第2のDAC240が残余DAC220内のスイッチ位置を変更することを可能にすることができる、本明細書に記載の構成のいずれかに適用することができる変更を示す。これにより、残余が不都合に大きすぎて、残余増幅器または第2のADC内の比較器がそれらの線形性を損なわずに取り扱うことができない場合、ADC240が残余(および第1のDAC200からのデジタルワード)を変更することが可能となり得る。この実施例では、第2のADC240は、比較器240a、SARコントローラ240b、およびDAC240cを備えるSAR ADCとして実施されている。
図12は、図7の回路構成をより詳細に概略的に示す。この実施例では、スライス210.1~210.nの各々は同一であり、各々が、サブDACと共にサンプリングDACを形成するセグメント化コンデンサアレイを備える。サンプリングDACは同一である。さらに、図12に示されたこの構成では、サブDACも同一である。しかしながら、そうである必要はない。サブDACは、所望であれば、より低い分解能で形成することができる。例えば、8つのDACスライス210.2~210.9が残余DAC220内に設けられる場合、DACスライス210.1は8ビットスライスであり、そのメインDAC内に5ビット(N=5)、およびそのサブDAC内に3ビット(M=3)を含むと仮定すると、これらの8つの残余DACを異なる制御ワードで効果的に駆動させて、サブまたはメインDAC内でさらなる3ビットの分解能を提供し、残余DACを8ビットデバイスに戻すことができる。したがって、スライス210.2~210.nのサブDACは、所望であれば短縮または省略することができる。あるいは、図12に示すようにスライスがすべて同じである場合、残余DACを駆動して、パイプライン化アナログ-デジタル変換器の次のステージに供給するためのその出力信号にサブLSBディザを適用することができる。これらのアプローチは一緒に採用することができる。
図12に示された構成においては、データ操作ブロック250が、SARレジスタ214と、残余DAC220内の各スライス210.2~210.nとの間に設けられている。データ操作ブロックは、DACスライス210.2~210.nの各々に対するデジタルワードを個別に設定することを可能にする。したがって、異なるワードを意図的に選択することで、強化された分解能またはディザの組み込みが提供される。
図13は、図12の一般的表現であり、各スライス210.1~210.nは、サンプリングDAC部分210.1a、210.2aなど、210.naまでと、サブDAC210.1b、210.2b、210.3bなどとに分割されている。スライスサンプリングDAC210.2a~210.naは互いに同一である。サンプリングDAC210.1aは、サンプリングDAC210.2a~210.naと同じであってもよいし、そうでなくてもよいが、有利には、非常に類似した電気的特性を有し、これは、他のスライスと同じ単位セル構造を形成することによって最良に達成される。サブDACは、同じである必要はない。サブDAC210.1bは、例えば、他のサブDACよりも多くのビットで形成され得る。実際、すべてのスライスにサブDACを設ける必要はない。ここでは、サンプリングDAC210.naに関連付けられるサブDACは省略されている。
本開示で先に、ボンドワイヤに沿ったコンデンサ間の電流の流れが、電圧基準を乱し得ることを記した。実際、図1に示された構成において、電圧基準は、それに印加される乱れを低減するために、バッファ増幅器によって緩衝された。本明細書に記載の構成は、ビットトライアルシーケンス中の電圧基準の乱れを低減するという利点を有し、また、残余DAC内のDACスライス210.2~210.nに、さらなるバッファによって提供され得る緩衝バージョンの基準電圧が提供されて、第1のスライス210.1に提供される基準電圧が、残余DACをセットアップするためにスライス210.2~210.n内のコンデンサを切り替えることによる乱れを被らないようにする可能性をもたらす。コンデンサアレイの容量が40pFから4pFに効果的に低減されると、基準から引き出される電流が対応して低減されることが分かる。したがって、変換に必要なエネルギーが低減される。
例えば、サンプリングDAC210.1~210.nがすべて同じように構築され、残余DACが合計40pFとなる8つのスライスを有する場合(ノイズ目的のため)、各スライスは5pFの容量を有する。この5pFは、サンプリングDACアレイの、例えば、5ビット例では31個の単位セル、6ビット例では63個の単位セル間で、分割される。これにより、単位コンデンササイズは、5ビットケースでは161fF、6ビットケースでは79fFとなる。このアプローチは、各単位セルのRC値は、適度な直列抵抗でも非常に小さく、いかなるトランジスタごとの変動も無効にするので、スライス化ADCが高帯域幅を達成することを可能にすることが分かる。また、1つのスライスだけがビットトライアルを実行するので、電流源から引き出される電流が大幅に低減される。ビットトライアルを実行するために必要なこの電荷の低減はまた、何らかの抵抗を電荷経路に意図的に導入して、DACのコンデンサへの供給電圧内のリンギングを低減することができることを意味する。
図14は、残余DACの各スライス210.2~210.nが、直列スイッチ302.2~302.nによってスライス210.2~210.nから選択的に接続解除可能であるそれぞれのバッファ300.2~300.nを介して、外部基準に接続され、スライス201.2~210.nはまた、さらなるスイッチ304.2~304.nを介して外部基準に直接接続することができる構成を示す。結果的に、残余DACスライス210.2~210.nは、各々、セットアップ時間の大部分でバッファを介して充電することができ、それによって、外部基準から引き出される電流を低減し、整定時間の終了に向かって外部基準に接続され、それぞれのバッファ内のオフセットによって影響を受けない正しい電圧に向かって整定させることができる。さらに、スイッチトキャパシタアレイの各々は、それらの帯域幅が、それぞれのスイッチ322.1~322.nを介する帯域幅制限抵抗器320への選択された接続によって制限され得る。
図20は、今度は単一スライスについて、バッファ300の概念をより詳細に例示する。特に、高速増幅器をビットトライアル間のバッファ300として使用して、内部基準を内部基準の信号レベルに上げてもよく、そうすると、外部基準に切り替えたとき、非常に迅速に整定し、そこから電荷がほとんど転送されない。図20は、本開示の基礎を形成するパイプライン逐次近似(SAR)変換器アナログ-デジタル変換器(ADC)アーキテクチャの単一スライスを例示する。ここでは、そのADC変換器は、変換されるべき信号を入力ノードVinから受信するアナログ-デジタル変換器ADC1を備える。ADC1は、増幅器Amp2を介して正確な外部基準Vrefに由来する内部基準Vref2_internalを使用して、比較的低分解能の変換を実行する。ADC1によって実行される変換は、非常に正確な基準入力を必要としないので、Amp2は、低速で、比較的不正確な増幅器とすることができる。ADC1は、その変換されたデータを、Vinも受信するデジタル-アナログ変換器DAC1に供給する。DAC1は残余信号を残余増幅器RAに出力し、残余増幅器RAは、増幅された残余信号をアナログ-デジタル変換器ADC2に出力し、変換を完了する。スライス化パイプラインSAR ADCの全動作は、本明細書の他の箇所に記載されている通りであるが、本説明の目的のためには、正しく動作し、正確な変換を生成するためには、DAC1が正確な基準入力を必要とすることを理解する必要がある。
図20の構成では、DAC1への基準入力は、正確な、温度補償された外部(すなわち、チップ外)基準Vrefに由来するさらなる内部基準信号Vref_internalによって、以下のように提供される。電圧源Vrefは、入力ピンに正確な基準信号Vrefを提供し、入力ピンには大きな(10uF)安定化コンデンサC1も接続され、したがってVrefに充電される。高帯域幅の高速増幅器Amp1がさらに設けられ、その非反転入力が、Vrefが供給される入力ピンに接続されている。その出力は、第1の「変換」スイッチを介して、Vref_internalが提供されるDAC1の基準入力ノードに接続されている。また、Amp1の反転入力は、Vref_internalを測定するのと同じノード、すなわちDAC1への基準入力のVref_internalノードに接続されている。Vref_internalノードは、Vrefが供給される入力ピンに第2の「サンプル」スイッチによってさらに接続されている。「サンプル」および「変換」スイッチは、逆位相動作し、すなわち、一方がオンになる(閉じる)と、他方はオフになる(開く)。
上記回路の動作は以下の通りである。ADC(DAC1)による残余生成の前に、「変換」スイッチが閉じられ、「サンプル」スイッチが開かれる。その結果、増幅器AMP1は、Vref_internalノードをVrefノードと同じ電圧に維持しようと動作する。残余生成の直前に、「変換」スイッチが開かれ、「サンプル」スイッチが閉じられて、外部基準VrefがDAC1に供給されることを可能にする。しかしながら、Amp1はとにかくVref_internalをVrefに非常に近づけて維持しているため、非常にわずかな電流しかVrefまたはC1から引き出す必要はなく、したがってVref_internalは非常に迅速にVrefに整定し、したがって高いサンプリングレートを可能にする。
完全を期するため、図15は、スライスのうちの1つから形成されるミニADC228が、残余DACを形成する他の8つのスライスと関連して動作して、残余増幅器230を駆動する、本開示の1つの実施形態を概略的に例示する。この実施形態では、残余増幅器は、さらなるADC240に接続されている。第1のADCは、この実施例では、6ビット以上の分解能を提供し、第2のADC152は、残りのビット数、例えば8以上の9ビットの分解能を提供して、ADCの所望の全体分解能に到達する。
他の実施例では、各スライスは、3.2pFの容量を提示し得るが、熱ノイズの目的で提示される全デジタル-アナログ変換器は、DACが並列に動作して、合計25.6pFとなる。
SAR変換を完了するための時間は、残余DAC内の個々のDACスライスをセットアップするのに必要な時間よりも長くなることが予想され得ることが分かる。さらに、残余DACからの出力は、第1のADCからのSAR変換が完了した後にのみ本当に必要である。これにより、2つまたは恐らくはそれ以上のSARスライス間で残余DACを共有する可能性ができる。SARスライスは、一方がその変換のおおよそ半ばであるとき、他方はサンプリングしているようなピンポン方式で動作させることができる。このような構成では、残余DACは、各SARスライスと同時にサンプリングする必要があるが、サンプリングを終了した直後に、出力ワードの少なくとも半分で既にプリセットすることができる。このアプローチの使用は、ビットトライアルの最初の数ビットを迅速に実行するために、またはトライアル中の信号の揺れを低減するために、フラッシュADCなどのサブADCの使用によってさらに強化される。
図16は、2つの高速ADC330および332がADC1200内に設けられ、高速ADCの各々が8つのDACスライスに関連付けられているパイプライン化アーキテクチャの代替実施形態を概略的に例示する。第1のADC200は、ピンポンインターリーブ方式で動作し、したがって、例外的にささいな不整合がなおも追加サンプリングトーンを生成する可能性がある。これを軽減するために、トーンのリスクを低減するために、1つ以上のスライスを残余DACの各々のスライス間でシャッフルすることができる。
図17は、図16の構成のタイミング図を概略的に示す。分かるように、図16および図17において「A」および「B」と示された第1のADCの各々は、他方とは位相をずらして動作し、ADC「A」330が、逐次「変換開始」信号間の時間周期TA内にその取得を実行しているとき、ADC「B」は、そのビットトライアルに取り組み、次いでその結果を残余増幅器に渡す。各周期TAにおいて、残余増幅器は、そこからオフセット誤差を取り除くために、その時間の約半分を、それぞれのスライスADC「A」および「B」に関連付けられた残余DACのうちの1つからの残余を増幅することに与え、その時間の残りの半分を、オートゼロ化(AZ)を行うことに与える。オートゼロ化で使用される技術およびアプローチは、当業者には周知であり、ここに記載する必要はない。
説明は、DACスライスが、サンプリングコンデンサおよびデジタル-アナログ変換器のホストとして同時に作用することができるスイッチトキャパシタアレイの形態であることに焦点を当ててきたが、本発明の教示は、図3に示された構成など、サンプリング構成とDACとが分離された回路構成にも適用することができる。したがって、図3の回路は、各サンプリングおよびDACスライスを提供するために何度か反復されるが、サンプリングコンデンサのサイズは、各スライス内で縮小され、各スライスは、必要なノイズ性能を満たすためにコンデンサが並列に接続されるように、他のスライスへのクロスカップリングスイッチを含む。
パイプライン内のステージの数は、2と変換器の分解能との間で変化することができる。別の言い方をすれば、パイプライン内の各ステージを1ビットだけ変換するように構成することができる。本開示の教示は、さらに、各ステージの時定数が、必要なノイズ性能を提供するように並行して作用する、所与のステージの複数のスライスによって低減されるような深くパイプライン化された構成に適用されるであろう。したがって、本開示は非常に柔軟性があり、DACがコンデンサベースのサンプリング回路と相互作用することが要求される膨大な数の構成において使用することができる。
インターリーブ比は、2倍以上とすることができる。
図18は、図16に示された回路のレイアウトフロアプランの一実施形態を概略的に例示する。DACスライスは、スライスADCに関連付けられた比較器compと、このステージに関連付けられた残余増幅器RAとの間に並列に構成されている。スイッチトキャパシタDACの各バンク内のスライスのうちの1つは、この実施例では、スライスADC、SADCである役割を割り当てられている。
先に記したように、これらの回路のすべては、図19に示されたように、差動ADC構成220’内で実施され得る。ここで、+veおよび-ve入力に関連付けられたコンデンサアレイは、各々、差動残余増幅器230に残余信号を提供する。
例えば携帯電話などのバッテリ駆動移動式機器内での使用のために、アナログ-デジタル変換器は、低減された消費電力で動作できることが一般に望まれる。消費電力を低減したいという要望は、ディープサブミクロンプロセッサの採用につながる。これは、ひいては、高まる密度の集積回路内での漏電や放電の影響を軽減するために、低い電源電圧を採用することになる。回路設計者が1~1.3ボルト程度の電源電圧を目標にしようとすることが、今では合理的に一般的である。これらの比較的低い電圧の採用により、残余増幅器230の設計はますます複雑になる。残余増幅器は、典型的には、電流源がテール電流を設定し、かつ能動負荷が合理的に高いゲインを提供する差動入力ステージ(ロングテールペア)構成として提供される。動作速度を考えると、残余増幅器は、カスコードステージを含むことも一般的に望ましい。一般に電流ミラーの一部であるテール電流発生器と能動負荷とを動作させるため、およびカスコードステージを回路内に構成するための電圧ヘッドルームを提供するために、設計者が十分な電圧ヘッドルームを提供せねばならなくなるまでには、入力ステージの実際の増幅トランジスタが被り得る電圧の揺れが抑制されて非常にわずかとなることが分かる。これは、折り畳み式カスコードステージなどの技術を使用して、必要なヘッドルームの一部を軽減しようとしても、当てはまる。制限されたヘッドルームとは、必然的に、残余増幅器230に印加される電圧V残余が十分に抑制され、減少したダイナミックレンジ内にあらねばならないことを意味する。これは、残余が対応して減少するように第1のADC変換器ステージ内のより長いビット範囲、および/または残余増幅器内の減少したゲインのいずれかの使用を軽減する。第2のステージのADCの能力が、残余DACのスライスに提示されるデジタルコードのうちの1つ以上を変更できることにより、残余が残余増幅器の動作範囲に適合するように調整されることが可能になる。
したがって、ノイズ性能を犠牲にすることなく、一緒に動作して改善されたADCを生成する複数のサンプリングDACを使用することが可能である。
本明細書の請求項は、USPTOでの出願に好適な単一項従属形式で提示されているが、多数項従属請求を許可する管轄区については、各請求項は、明らかに技術的に不可能でない限り、同じ種類の任意の先行請求項に従属し得ることを理解されたい。
実施例
実施例1は、アナログ-デジタル変換器のステージであって、第1の時定数を有する取得回路に結合されたアナログ-デジタル変換器と、複数の回路であって、各々が、第1の時定数と実質的に同じ時定数を有する取得回路と、アナログ-デジタル変換器の出力に基づくそれぞれの制御信号を受信するため、および取得回路によって保持されているサンプリングされた電圧とアナログ-デジタル変換器出力との間の差分としての差分信号を形成するためのアナログ-デジタル変換器とを備える、回路と、を備える、ステージである。
実施例2では、実施例1に記載のステージは、任意選択で、デジタル-アナログ変換器へのそれぞれの制御信号が可変であることを含むことができる。
実施例3では、実施例1または2に記載のステージは、任意選択で、複数の回路の少なくとも2つの出力が組み合わされることを含むことができる。
実施例4では、実施例1~3のいずれか1つに記載のステージは、任意選択で、複数の回路の取得回路が、サンプリングコンデンサデジタル-アナログ変換器であることを含むことができる。
実施例5では、実施例1~4のいずれか1つに記載のステージは、任意選択で、アナログ-デジタル変換器が、第1のサンプリングデジタル-アナログ変換器を形成するスイッチトキャパシタアレイを備えることを含むことができる。
実施例6では、実施例5に記載のステージは、任意選択で、複数の回路の各々が、第1のサンプリングデジタル-アナログ変換器に整合された、さらなるサンプリングデジタル-アナログ変換器を形成するスイッチトキャパシタアレイを備えることを含むことができる。
実施例7では、実施例6に記載のステージは、任意選択で、複数の回路のサンプリングデジタル-アナログ変換器が、複数の単位セルから形成されていることを含むことができる。
実施例8では、実施例1~7のいずれか1つに記載のステージは、任意選択で、複数の回路のうちの少なくとも1つにおいて、取得回路が第1のサンプリングデジタル-アナログ変換器の一部であり、第1のサブデジタル-アナログ変換器に接続されていることを含むことができる。
実施例9では、実施例1~8のいずれか1つに記載のステージは、任意選択で、アナログ-デジタル変換器のデジタル出力を受信するため、および出力を変更して、複数の回路のデジタル-アナログ変換器にそれぞれの制御ワードを提供するためのデータ操作ブロックを含むことができる。
実施例10では、実施例1~9のいずれか1つに記載のステージは、任意選択で、複数の回路のデジタル-アナログ変換器のうちの1つに供給されるデジタルワードへの更新が、複数の回路のデジタル-アナログ変換器のうちの別のものへの更新から時間的にオフセットされることを含むことができる。
実施例11では、実施例1~10のいずれか1つに記載のステージは、任意選択で、他の回路のうちの他のものと交換されるように構成された少なくとも1つの予備回路を含むことができる。
実施例12では、実施例1~11のいずれか1つに記載のステージは、任意選択で、アナログ-デジタル変換器が、フラッシュ変換器を備えることを含むことができる。
実施例13では、実施例1~11のいずれか1つに記載のステージは、任意選択で、アナログ-デジタル変換器が、1つ以上の請求項1に記載のステージを備えるパイプライン化アナログ-デジタル変換器であることを含むことができる。
実施例14は、実質的に整合されたサンプリング時定数を有する複数のスライスであって、少なくとも1つであるが全部ではないスライスを備えるアナログ-デジタル変換器によって形成されるデジタルワードの推定に応答して一緒に動作可能で、単一スライスの熱ノイズと比較して低減された熱ノイズを有する残余を形成するスライスを使用する、アナログ-デジタル変換器である。
実施例15では、実施例14に記載のアナログ-デジタル変換器は、任意選択で、スライスが、同一のサンプリングデジタル-アナログ変換器から形成されていることを含むことができる。
実施例16は、複数の実質的に同一のスイッチトキャパシタDACステージを備えるデジタル-アナログ変換器(DAC)であって、1つのステージはマスターステージとして作用するように適合され、少なくとも2つの他のステージは並列に接続されて、任意の単一スライスの熱ノイズと比較して低減された熱ノイズを有する複合DAC出力を形成するように適合されている、DACである。
実施例17では、実施例16に記載のDACは、任意選択で、DACステージが、入力電圧をサンプリングし、サンプリングされた入力電圧およびDACステージに適用されたデジタルワードの平均の関数としての出力を形成するように動作可能なサンプリングDACであることを含むことができる。
実施例18は、複数の整合されたデジタル-アナログ変換器スライスを動作させて、アナログ-デジタル変換器結果および残余を形成する方法であって、整合されたデジタル-アナログ変換器スライスのうちの1つを動作させて、アナログ-デジタル変換を実行することと、整合されたデジタル-アナログ変換器スライスのうちの少なくとも2つを動作させてデジタル-アナログ変換を実行し、サンプリングされた入力とサンプリングされた入力のデジタル近似値との間の差分を形成することと、を含む、方法である。
実施例19は、アナログ-デジタル変換器であって、複数のサンプリングデジタル-アナログ変換器スライスであって、第1のコンデンサについて、第1のスライスにおけるプレート分離距離で割ったコンデンサプレートの面積が、第2のスライスにおける対応するコンデンサのそれと第1の比で異なり、第1のスライスにおける第1のコンデンサに関連付けられたトランジスタスイッチの幅対長さの比が、第2のスライスにおける対応するトランジスタのそれと実質的に第1の比で異なる、サンプリングデジタル-アナログ変換器スライスを備える、アナログ-デジタル変換器である。
実施例20は、複数のサンプリングデジタル-アナログ変換器(DAC)スライスであって、サンプリングDACスライスは、複数の単位セルであって、各々が、それぞれの単位サイズコンデンサと関連単位サイズトランジスタスイッチとを備え、複数の単位セルは一緒にグループ化されて、サンプリングDACスライス内に重み付きコンデンサを形成し、サンプリングDACスライスは、共有入力ノードに接続されて入力信号を一斉にサンプリングし、共有出力ノードに接続可能で、それらのそれぞれの残余の平均を形成する、単位セルを備える、サンプリングデジタル-アナログ変換器スライスである。
実施例Aは、本明細書に記載の方法のいずれか1つを実施/実行するための手段を備える装置である。
変形および実施
図を参照して上述したアクティビティは、アナログ信号を処理することと、1つ以上のADCを使用してアナログ信号をデジタルデータに変換することと、に関与する任意の集積回路に適用可能であることに留意されたい。特徴は、入力周波数が比較的高い、例えばメガヘルツからギガヘルツの範囲である高速ADCにとって特に有益であり得る。ADCは、医療システム、科学的計測、無線および有線通信システム(特に高サンプリングレートを必要とするシステム)、レーダー、工業プロセス制御、オーディオおよびビデオ機器、計装、ならびにADCを使用する他のシステムに適用可能であり得る。高速ADCによって提供される性能のレベルは、高速通信、医療イメージング、合成アパーチャレーダー、デジタルビーム形成通信システム、ブロードバンド通信システム、高性能イメージング、および高度な試験/測定システム(オシロスコープ)などの要求が厳しい市場における製品およびシステムにとって特に有益であり得る。
本開示は、本明細書に記載のさまざまな方法を実行することができる装置を包含する。そのような装置は、図によって例示され、本明細書に記載された回路を含むことができる。さまざまな装置の部品には、本明細書に記載の機能を実行するための電子回路を含めることができる。回路は、アナログドメイン、デジタルドメイン、または混合信号ドメインで動作することができる。場合によっては、装置の1つ以上の部品を、本明細書に記載の機能(例えば、制御関連機能、タイミング関連機能)を実行するように特別に構成されたプロセッサによって提供することができる。場合によっては、そのプロセッサは、ADCを有するオンチッププロセッサとすることができる。プロセッサは、1つ以上の特定用途向け構成部品を含んでもよいし、または本明細書に記載の機能を実行するように構成されたプログラマブルロジックゲートを含んでもよい。場合によっては、プロセッサは、1つ以上の非一時的コンピュータ媒体に記憶された1つ以上の命令を実行することによって、本明細書に記載の機能を実行するように構成され得る。
また、本明細書で概説した仕様、寸法、および関係(例えば、プロセッサの数、ロジック演算など)はすべて、例および教示のみを目的として提供されていることに留意することも不可避である。そのような情報は、本開示の主旨または添付の特許請求の範囲(もしあれば)または本明細書に記載の実施例から逸脱することなく、大幅に変更されてもよい。仕様は1つの非限定的な実施例にのみ適用され、したがって、それらはそのように解釈されるべきである。以上の説明において、実施形態例は、特定のプロセッサおよび/または構成部品構成に関して説明された。添付の特許請求の範囲(もしあれば)または本明細書に記載の実施例から逸脱することなく、そのような実施形態にさまざまな修正および変更を加え得る。したがって、説明および図面は、制限的な意味ではなく、例示的な意味で捉えられるべきである。
本明細書で提供された多数の実施例では、相互作用は、2つ、3つ、4つ、またはそれ以上の電気構成部品または部品に関して説明されている可能性があることに留意されたい。しかしながら、これは明確化および例のみを目的として行われている。システムは、任意の好適な方法で確立することができることが理解されるべきである。類似の設計代替手段に従って、図面の例示された構成部品、モジュール、ブロック、および要素のいずれかを考え得るさまざまな構成において組み合わせることができ、それらのすべては明らかに本明細書の広範な範囲内にある。特定の場合には、限られた数の電気要素のみを参照することで、所与のフローセットの1つ以上の機能を説明することがより容易であり得る。図の電気回路およびその教示は、容易に拡張可能であり、多数の構成部品、ならびにより複雑化/洗練された配置および構成に対処できることを理解されたい。したがって、提供された実施例は、範囲を制限したり、無数の他のアーキテクチャに潜在的に適用されるときの電気回路の広範な教示を阻害したりするものではない。
本明細書では、「1つの実施形態」、「実施形態例」、「一実施形態」、「別の実施形態」、「いくつかの実施形態」、「さまざまな実施形態」、「他の実施形態」、「代替実施形態」などに含まれるさまざまな特徴(例えば、要素、構造、モジュール、構成部品、工程、動作、特性など)への言及は、任意のかかる特徴が本開示の1つ以上の実施形態に含まれるが、同じ実施形態において組み合わされてもよいし、または必ずしも組み合わせされなくてもよいことを意味すると意図されることに留意されたい。また、本明細書に記載の機能は、図に例示されたシステム/回路によって、またはシステム/回路内で実行され得る考えられる機能の一部しか示していないことに留意するのも重要である。これらの動作の一部は、必要に応じて削除もしくは除去されてもよいし、または、本開示の範囲から逸脱することなく、これらの動作を大幅に修正または変更してもよい。さらに、これらの動作のタイミングは大幅に変更されてもよい。前述の動作フローは、実施例および説明を目的として提供されている。本開示の教示から逸脱しない限り、任意の適切な配置、時系列、構成、およびタイミング機構が設けられ得るという点で、本明細書に記載の実施形態によって、十分な柔軟性が提供される。当業者には、多数の他の変更、置換、変形、代替、および修正が確認され得、本開示は、すべてのそのような変更、置換、変形、代替、および修正を、添付の特許請求の範囲(もしあれば)または本明細書に記載の実施例の範囲内として、包含することが意図される。上述の装置のすべての任意選択的な特徴は、本明細書に記載の方法またはプロセスに関して実施されてもよいし、実施例における詳細は1つ以上の実施形態のどこで使用されてもよいことに留意されたい。
Claims (22)
- アナログ-デジタル変換器のステージであって、
第1の時定数を有する取得回路に結合されたアナログ-デジタル変換器と、
複数の回路であって、各々が、前記第1の時定数と実質的に同じ時定数を有する取得回路と、前記アナログ-デジタル変換器のデジタル出力に基づくそれぞれの制御信号を受信するため、および前記取得回路によって保持されているサンプリングされた電圧とデジタル-アナログ変換器の出力との間の差分としての差分信号を形成するための前記デジタル-アナログ変換器とを備える、回路と、を備える、ステージ。 - 前記デジタル-アナログ変換器へのそれぞれの制御信号は可変である、請求項1に記載のステージ。
- 前記複数の回路の少なくとも2つの出力が組み合わされる、請求項1に記載のステージ。
- 前記複数の回路の前記取得回路は、サンプリングコンデンサデジタル-アナログ変換器である、請求項1に記載のステージ。
- 前記アナログ-デジタル変換器は、第1のサンプリングデジタル-アナログ変換器を形成するスイッチトキャパシタアレイを備える、請求項1に記載のステージ。
- 前記複数の回路の各々は、前記第1のサンプリングデジタル-アナログ変換器に整合された、さらなるサンプリングデジタル-アナログ変換器を形成するスイッチトキャパシタアレイを備える、請求項5に記載のステージ。
- 前記複数の回路の前記サンプリングデジタル-アナログ変換器は、複数の単位セルから形成されている、請求項6に記載のステージ。
- 前記複数の回路の少なくとも1つにおいて、前記取得回路は、第1のサンプリングデジタル-アナログ変換器の一部であり、第1のサブデジタル-アナログ変換器に接続されている、請求項1に記載のステージ。
- 前記アナログ-デジタル変換器の前記デジタル出力を受信するため、および前記出力を変更して、前記複数の回路の前記デジタル-アナログ変換器にそれぞれの制御ワードを提供するためのデータ操作ブロックをさらに備える、請求項1に記載のステージ。
- 前記複数の回路の前記デジタル-アナログ変換器のうちの1つに供給されるデジタルワードへの更新が、前記複数の回路の前記デジタル-アナログ変換器のうちの別のものへの更新から時間的にオフセットされる、請求項1に記載のステージ。
- 他の回路のうちの他のものと交換されるように構成された少なくとも1つの予備回路をさらに備える、請求項1に記載のステージ。
- 前記アナログ-デジタル変換器は、フラッシュ変換器を備える、請求項1に記載のステージ。
- 前記アナログ-デジタル変換器は、1つ以上の請求項1に記載のステージを備えるパイプライン化アナログ-デジタル変換器である、請求項1に記載のステージ。
- 実質的に整合されたサンプリング時定数を有する複数のスライスであって、少なくとも1つであるが全部ではない前記スライスを備えるアナログ-デジタル変換器によって形成されるデジタルワードの推定に応答して一緒に動作可能で、単一スライスの熱ノイズと比較して低減された熱ノイズを有する残余を形成するスライスを使用する、アナログ-デジタル変換器。
- 前記スライスは、同一のサンプリングデジタル-アナログ変換器から形成されている、請求項14に記載のアナログ-デジタル変換器。
- 複数の実質的に同一のスイッチトキャパシタデジタル-アナログ変換器(DAC)ステージを備えるDACであって、1つのステージはマスターステージとして作用するように適合され、少なくとも2つの他のステージは並列に接続されて、任意の単一スライスの熱ノイズと比較して低減された熱ノイズを有する複合DAC出力を形成するように適合されている、DAC。
- 前記DACステージは、入力電圧をサンプリングし、前記サンプリングされた入力電圧および前記DACステージに適用されたデジタルワードの平均の関数としての出力を形成するように動作可能なサンプリングDACである、請求項16に記載のDAC。
- 複数の整合されたデジタル-アナログ変換器スライスを動作させて、アナログ-デジタル変換器の結果および残余を形成する方法であって、
前記整合されたデジタル-アナログ変換器スライスのうちの1つを動作させて、アナログ-デジタル変換を実行することと、
前記整合されたデジタル-アナログ変換器スライスのうちの少なくとも2つを動作させてデジタル-アナログ変換を実行し、サンプリングされた入力と前記サンプリングされた入力のデジタル近似値との間の差分を形成することと、を含む、方法。 - アナログ-デジタル変換器であって、
複数のサンプリングデジタル-アナログ変換器スライスであって、第1のコンデンサについて、第1のスライスにおけるプレート分離距離で割ったコンデンサプレートの面積が、第2のスライスにおける対応するコンデンサのそれと第1の比で異なり、前記第1のスライスにおける前記第1のコンデンサに関連付けられたトランジスタスイッチの幅対長さの比が、前記第2のスライスにおける対応するトランジスタのそれと実質的に前記第1の比で異なる、サンプリングデジタル-アナログ変換器スライスを備える、アナログ-デジタル変換器。 - 複数のサンプリングデジタル-アナログ変換器(DAC)スライスであって、前記サンプリングDACスライスは、
複数の単位セルであって、各々が、それぞれの単位サイズコンデンサと関連単位サイズトランジスタスイッチとを備え、複数の前記単位セルが一緒にグループ化されて、前記サンプリングDACスライス内に重み付きコンデンサを形成し、前記サンプリングDACスライスは、共有入力ノードに接続されて入力信号を一斉にサンプリングし、共有出力ノードに接続可能で、それらのそれぞれの残余の平均を形成する、単位セルを備える、サンプリングデジタル-アナログ変換器スライス。 - 請求項1に記載のアナログ-デジタル変換器のステージであって、前記ステージの第1の動作フェーズ中にバッファ増幅器によって生成される内部基準信号を前記デジタル-アナログ変換器に提供するために前記デジタル-アナログ変換器に選択的に接続可能な前記バッファ増幅器をさらに備え、前記ステージは、前記ステージの第2の動作フェーズ中に前記内部基準信号に代わって、外部基準源によって生成される外部基準信号を前記デジタル-アナログ変換器に提供するために回路を切り替えることをさらに含む、ステージ。
- 高速アナログ-デジタル変換器(ADC)のための統合電圧基準供給回路であって、前記電圧基準供給回路は、
使用中に外部電圧基準信号Vrefを受信する入力ノードと、
前記外部電圧基準信号Vrefをその信号入力のうちの第1のもので受信し、前記Vref信号を前記アナログ-デジタル変換器の基準入力に供給するバッファ増幅器と、
Vref_internalノードを前記入力ノードに選択的に切り替えて、前記バッファ増幅器を介する代わりに、前記外部電圧基準信号Vrefを直接受信するように構成されたスイッチング回路と、を備え、
前記基準入力における基準信号を必要とする前記ADCの動作フェーズの前に、前記スイッチング回路を、第1に、第1の動作フェーズ中に動作させて、前記Vref_internalノードを前記外部基準信号Vrefから接続解除し、それを前記増幅器の出力ノードに接続し、それによって前記バッファ増幅器は、前記Vref_internalノードに電荷を供給し、VrefにするかまたはVrefに維持し、次いで、第2に、前記スイッチング回路を、前記第1のフェーズのあとの第2の動作フェーズ中に動作させて、前記Vref_internalノードを前記入力ノードに接続し、前記外部電圧基準信号Vrefを直接受信し、前記増幅器を前記Vref_internalノードから接続解除する、統合電圧基準供給回路。
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WO2021133403A1 (en) * | 2019-12-27 | 2021-07-01 | Intel Corporation | Analog-to-digital converter and method for calibrating the same, method for calibrating a pipelined analog-to-digital converter, receiver, base station and mobile device |
CN111147076B (zh) * | 2019-12-31 | 2021-10-29 | 清华大学 | 可抵消采样噪声的模数转换器 |
CN111555756B (zh) * | 2020-03-10 | 2023-12-15 | 上海胤祺集成电路有限公司 | 一种优化sar adc中电容阵列冗余权重的算法 |
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TWI763228B (zh) * | 2020-12-31 | 2022-05-01 | 瑞昱半導體股份有限公司 | 具有隨機化的時間交錯式類比數位轉換器與訊號轉換方法 |
US11962317B2 (en) * | 2022-05-31 | 2024-04-16 | Qualcomm Incorporated | Noise shaping in multi-stage analog-to-digital converters |
US11799491B1 (en) * | 2022-06-08 | 2023-10-24 | Apple Inc. | Bootstrap circuit with boosted impedance |
CN114759922B (zh) * | 2022-06-15 | 2022-09-02 | 成都铭科思微电子技术有限责任公司 | 一种消除参考电压波动影响的Pipelined-SAR ADC及方法 |
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Family Cites Families (79)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4499594A (en) | 1982-06-10 | 1985-02-12 | The Aerospace Corporation | Digital to analog converter |
US4546343A (en) * | 1984-07-03 | 1985-10-08 | The United States Of America As Represented By The Secretary Of The Air Force | Data acquisition channel apparatus |
US5041831A (en) | 1988-04-26 | 1991-08-20 | Hewlett-Packard Company | Indirect D/A converter |
JP2674332B2 (ja) * | 1991-03-08 | 1997-11-12 | 日本電気株式会社 | 直並列型アナログ/デジタル変換器 |
JPH05218864A (ja) * | 1992-02-04 | 1993-08-27 | Mitsubishi Electric Corp | アナログ−デジタル変換器 |
US5493298A (en) | 1993-03-01 | 1996-02-20 | Hewlett-Packard Company | Dithered analog-to-digital converter |
US5600322A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS analog-to-digital converter |
US5581252A (en) * | 1994-10-13 | 1996-12-03 | Linear Technology Corporation | Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters |
US5619203A (en) * | 1994-10-21 | 1997-04-08 | Lucent Technologies Inc. | Current source driven converter |
US5621409A (en) | 1995-02-15 | 1997-04-15 | Analog Devices, Inc. | Analog-to-digital conversion with multiple charge balance conversions |
US5717396A (en) * | 1996-06-17 | 1998-02-10 | Lucent Technologies Inc. | Analog-to-digital converter signal storage capacitor perturbation |
US5731775A (en) * | 1996-06-17 | 1998-03-24 | Lucent Technologies Inc. | Subranging converter with plurality of resistor strings and transistor switches |
JPH1070463A (ja) * | 1996-08-26 | 1998-03-10 | Sony Corp | アナログ/ディジタル変換回路 |
US6172629B1 (en) | 1998-02-19 | 2001-01-09 | Lucent Technologies Inc. | Multistage analog-to-digital converter employing dither |
DE19807856A1 (de) | 1998-02-25 | 1999-08-26 | Philips Patentverwaltung | Schaltungsanordnung mit Strom-Digital-Analog-Konvertern |
US6124818A (en) * | 1998-10-21 | 2000-09-26 | Linear Technology Corporation | Pipelined successive approximation analog-to-digital converters |
WO2000044098A1 (en) | 1999-01-19 | 2000-07-27 | Steensgaard Madsen Jesper | Residue-compensating a / d converter |
US6545623B1 (en) | 1999-12-23 | 2003-04-08 | Texas Instruments Incorporated | High speed analog-domain shuffler for analog to digital converter |
AU2001243296A1 (en) | 2000-02-22 | 2001-09-17 | The Regents Of The University Of California | Digital cancellation of d/a converter noise in pipelined a/d converters |
US6657570B1 (en) * | 2000-06-22 | 2003-12-02 | Adc Telecommunications, Inc. | Automatic level control for input to analog to digital converter |
US6404364B1 (en) | 2000-08-24 | 2002-06-11 | Agere Systems Guardian Corp. | Multistage converter employing digital dither |
US6628218B2 (en) | 2000-09-11 | 2003-09-30 | Broadcom Corporation | Method and apparatus for mismatched shaping of an oversampled converter |
US6570521B1 (en) | 2001-12-27 | 2003-05-27 | Analog Devices, Inc. | Multistage scrambler for a digital to analog converter |
JP3965475B2 (ja) | 2002-03-07 | 2007-08-29 | 旭化成エレクトロニクス株式会社 | D/a変換器 |
US6507304B1 (en) | 2002-05-02 | 2003-01-14 | National Semiconductor Corporation | Current steering segmented DAC system |
US7453388B1 (en) * | 2002-07-17 | 2008-11-18 | Silicon Laboratories Inc. | Slice voltage compensation |
US6828927B1 (en) | 2002-11-22 | 2004-12-07 | Analog Devices, Inc. | Successive approximation analog-to-digital converter with pre-loaded SAR registers |
JP3851870B2 (ja) * | 2002-12-27 | 2006-11-29 | 株式会社東芝 | 可変分解能a/d変換器 |
US6784814B1 (en) | 2003-03-07 | 2004-08-31 | Regents Of The University Of Minnesota | Correction for pipelined analog to digital (A/D) converter |
DE10344354B4 (de) * | 2003-09-24 | 2006-11-02 | Infineon Technologies Ag | Analog-Digital-Wandler und Verfahren zum Betreiben eines Analog-Digital-Wandlers |
US6970120B1 (en) | 2004-06-12 | 2005-11-29 | Nordic Semiconductor Asa | Method and apparatus for start-up of analog-to-digital converters |
JP3819010B2 (ja) | 2004-06-30 | 2006-09-06 | 日本テキサス・インスツルメンツ株式会社 | デジタルエンコーダ、および、それに用いたデジタルアナログ変換器 |
US20060022854A1 (en) | 2004-07-29 | 2006-02-02 | Johnny Bjornsen | Method and apparatus for operating correlator of an ADC circuit |
US7348906B2 (en) | 2004-09-10 | 2008-03-25 | Analog Devices, Inc. | INL curve correction in a pipeline ADC |
US7015853B1 (en) | 2005-03-09 | 2006-03-21 | Cirrus Logic, Inc. | Data converter with reduced differential nonlinearity |
US7286075B2 (en) | 2005-11-14 | 2007-10-23 | Analog Devices, Inc. | Analog to digital converter with dither |
US7158070B1 (en) * | 2005-12-21 | 2007-01-02 | Elan Microelectronics Corporation | Analog-to-digital converter capable of performing self-test |
US7663518B2 (en) | 2006-10-10 | 2010-02-16 | Analog Devices, Inc. | Dither technique for improving dynamic non-linearity in an analog to digital converter, and an analog to digital converter having improved dynamic non-linearity |
US7688237B2 (en) * | 2006-12-21 | 2010-03-30 | Broadcom Corporation | Apparatus and method for analog-to-digital converter calibration |
US7489263B1 (en) | 2007-09-28 | 2009-02-10 | Cirrus Logic, Inc. | Discrete-time programmable-gain analog-to-digital converter (ADC) input circuit with multi-phase reference application |
JP5072607B2 (ja) * | 2008-01-07 | 2012-11-14 | 株式会社東芝 | A/d変換装置 |
US7710300B2 (en) | 2008-04-03 | 2010-05-04 | Broadcom Corporation | Segmented data shuffler apparatus for a digital to analog converter (DAC) |
US7944378B1 (en) * | 2008-08-18 | 2011-05-17 | Marvell International Ltd. | Circuits and methods for calibrating analog and digital circuits |
JP2010063055A (ja) * | 2008-09-08 | 2010-03-18 | Sony Corp | 逐次比較型a/d変換器、逐次比較型a/d変換器の制御方法、固体撮像装置および撮像装置 |
JP4862031B2 (ja) | 2008-10-20 | 2012-01-25 | 株式会社ニューフレアテクノロジー | マスク欠陥レビュー方法及びマスク欠陥レビュー装置 |
US7944386B2 (en) | 2008-10-21 | 2011-05-17 | Analog Devices, Inc. | Apparatus for and method of performing an analog to digital conversion |
US7936297B2 (en) * | 2008-10-21 | 2011-05-03 | Analog Devices, Inc. | Analog to digital converter |
US7602324B1 (en) | 2009-01-20 | 2009-10-13 | Himax Media Solutions, Inc. | A/D converter and method for converting analog signals into digital signals |
US7830287B1 (en) | 2009-05-08 | 2010-11-09 | Himax Media Solutions, Inc. | Analog to digital converter having digital correction logic that utilizes a dither signal to correct a digital code |
US7924203B2 (en) | 2009-06-12 | 2011-04-12 | Analog Devices, Inc. | Most significant bits analog to digital converter, and an analog to digital converter including a most significant bits analog to digital converter |
US8451160B1 (en) * | 2010-05-17 | 2013-05-28 | Marvell International Ltd. | Low power high speed pipeline ADC |
DE102010048440B3 (de) | 2010-10-15 | 2012-03-01 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung und Verfahren zur Minderung des Überschwingspitzenrauschens geschalteter kapazitiver Lasten und Verfahren zur Herstellung der elektronischen Vorrichtung |
FR2979836B1 (fr) | 2011-09-08 | 2014-08-08 | IFP Energies Nouvelles | Nouvelle composition catalytique a base de nickel et procede d'oligomerisation des olefines utilisant ladite composition |
JP2013074401A (ja) | 2011-09-27 | 2013-04-22 | Renesas Electronics Corp | パイプライン型a/dコンバータ |
US8618975B2 (en) | 2011-10-26 | 2013-12-31 | Semtech Corporation | Multi-bit successive approximation ADC |
US8723707B2 (en) | 2011-11-14 | 2014-05-13 | Analog Devices, Inc. | Correlation-based background calibration for reducing inter-stage gain error and non-linearity in pipelined analog-to-digital converters |
US8487803B1 (en) * | 2012-01-23 | 2013-07-16 | Freescale Semiconductor, Inc. | Pipelined analog-to-digital converter having reduced power consumption |
US8552897B1 (en) | 2012-03-22 | 2013-10-08 | Analog Devices, Inc. | Reference circuit suitable for use with an analog to digital converter and an analog to digital converter including such a reference circuit |
JP6136097B2 (ja) | 2012-03-30 | 2017-05-31 | セイコーエプソン株式会社 | A/d変換回路及び電子機器 |
US8810443B2 (en) | 2012-04-20 | 2014-08-19 | Linear Technology Corporation | Analog-to-digital converter system and method |
US8766839B2 (en) | 2012-09-07 | 2014-07-01 | Texas Instruments Incorporated | Reducing the effect of elements mismatch in a SAR ADC |
US8730073B1 (en) | 2012-12-18 | 2014-05-20 | Broadcom Corporation | Pipelined analog-to-digital converter with dedicated clock cycle for quantization |
JP6049586B2 (ja) * | 2013-11-06 | 2016-12-21 | 三菱電機株式会社 | アナログ入出力装置 |
JP6287433B2 (ja) | 2014-03-25 | 2018-03-07 | セイコーエプソン株式会社 | 逐次比較型アナログ−デジタル変換器、物理量検出センサー、電子機器及び移動体並びに逐次比較型アナログ−デジタル変換方法 |
EP2993787B1 (en) | 2014-09-05 | 2020-07-15 | Dialog Semiconductor (UK) Ltd | Generalized data weighted averaging method for equally weighted multi-bit D/A elements |
US9413385B2 (en) | 2014-11-24 | 2016-08-09 | Broadcom Corporation | Efficient decoder for current-steering digital-to-analog converter |
US9413381B2 (en) | 2014-12-17 | 2016-08-09 | Broadcom Corporation | High-speed, low-power reconfigurable voltage-mode DAC-driver |
KR101680080B1 (ko) * | 2014-12-30 | 2016-11-28 | 서강대학교산학협력단 | 채널 간 오프셋 부정합을 최소화하는 시간 인터리빙 구조의 파이프라인 sar adc |
US9748966B2 (en) | 2015-08-06 | 2017-08-29 | Texas Instruments Incorporated | Histogram based error estimation and correction |
US9787316B2 (en) | 2015-09-14 | 2017-10-10 | Mediatek Inc. | System for conversion between analog domain and digital domain with mismatch error shaping |
US9391628B1 (en) * | 2015-10-26 | 2016-07-12 | Analog Devices Global | Low noise precision input stage for analog-to-digital converters |
US9793908B2 (en) * | 2015-12-18 | 2017-10-17 | Analog Devices Global | Protection circuits for tunable resistor at continuous-time ADC input |
US9608655B1 (en) | 2016-02-09 | 2017-03-28 | Analog Devices, Inc. | ADC background calibration with dual conversions |
CN105811984B (zh) | 2016-03-11 | 2020-06-02 | 清华大学 | 输入采样与转换电路 |
US9735799B1 (en) | 2016-07-29 | 2017-08-15 | Analog Devices, Inc. | Envelope-dependent noise-shaped segmentation in oversampling digital-to-analog converters |
US9825643B1 (en) | 2016-10-31 | 2017-11-21 | Rohde & Schwarz Gmbh & Co. Kg | Digital to analog conversion device and calibration method |
US10511316B2 (en) | 2018-03-08 | 2019-12-17 | Analog Devices Global Unlimited Company | Method of linearizing the transfer characteristic by dynamic element matching |
US10516408B2 (en) | 2018-03-08 | 2019-12-24 | Analog Devices Global Unlimited Company | Analog to digital converter stage |
US10505561B2 (en) | 2018-03-08 | 2019-12-10 | Analog Devices Global Unlimited Company | Method of applying a dither, and analog to digital converter operating in accordance with the method |
-
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