CN113287262A - 模数转换器级 - Google Patents

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Abstract

适用于模数转换器或数模转换器的级，其中该级包括多个可以一起操作以形成复合输出的片段，可以降低热噪声，而每个片段自身具有足够小的电容，可以快速响应应用于该片段的数字代码的变化。这样可以实现快速转换，而不会损失噪声性能。

Description

模数转换器级
技术领域
本公开涉及用于提供改进的模数转换器的技术和结构，并且具体地涉及在不牺牲噪声性能的情况下提高速度和分辨率。
背景技术
模数转换器是根据诸如采样率、噪声、线性度、功耗和分辨率等参数进行判断的。
这些参数中的每一个都会影响为任务选择的模数转换器(ADC)技术的选择。例如，“闪存转换器”可提供较高的吞吐率，但由于每个可能的输出结果均由相应的比较器评估，因此比较器输入参考偏移会限制可解析的最小位大小。此外，提供大量的比较器可能会相对耗电。
在优先考虑噪声性能的情况下，Σ-Δ(ΣΔ)转换器的噪声整形特性可能使其具有吸引力。ΣΔ转换器使用通常只有1或2位的低分辨率量化器来对输入信号进行大幅过采样。这提供了良好的线性。这样的电路还提供了使噪声传递函数不同于信号传递函数的可能性。这为设计人员提供了将量化噪声移离信号带宽的选项。转换率往往低于其他ADC技术。
逐次逼近寄存器(SAR)模数转换器可用于以合理的采样率提供良好的分辨率，良好的功耗和合理的噪声性能。但是，持续需要提高ADC性能。
附图说明
为了提供对本公开及其特征和优点的更完整的理解，结合附图参考以下描述，其中，相同的附图标记表示相同的部分，其中：
图1是开关电容采样数模转换器(DAC)与为其提供电源的参考电压发生器的示意图，目的是说明参考电压路径中的寄生成分会引起振铃，因此需要在位测试期间留出建立时间；
图2示意性地示出了两级DAC，其中第一级处理呈现给DAC的数字字的较高有效位，并且还可以用于采样输入信号，第二级处理数字字的最低有效位。
图3示出了简化的采样(或跟踪)和保持电路的电路图，从而可以讨论构建高速模数转换器的困难。
图4是曲线图，示出了随着时间的推移，采样电压向目标值的指数变化。
图5是具有两级和残差放大器的流水线转换器的示意图。
图6是对图5所示布置的修改，以便向流水线的第一级增加一个微型ADC。
图7是根据本公开的教导的多层转换级的示意图。
图8示出了根据本公开的实施例的单位单元的结构；
图9示出了图7所示布置的变型。
图10是表示对图7所示装置的进一步修改的示意图，其中省略了残差放大器。
图11是示出另一变型的示意图，其中第二级ADC被布置为控制第一级的DAC片段。
图12是更详细地示出图7所示的级的实施例的细节的电路图。
图13是图12所示电路的一种变型的电路图。
图14是本公开的另一实施例的电路图，示出了使用各个缓冲放大器和共享带宽限制电阻器；
图15是根据本公开的教导的二级流水线ADC的示意图。
图16是根据本公开的教导的二级流水线时间交错ADC的示意图。
图17是图16所示的时间交错ADC的时序图。
图18是半导体管芯上的DAC布局平面图的平面图。
图19是根据本公开的教导的双端(差分)ADC的示意图；
图20是具有缓冲放大器以将参考信号提供给ADC的ADC的单个片段的电路图。
具体实施方式
综述
适用于ADC或DAC的级，其中该级包括多个可以一起操作以形成复合输出的片段，可以降低热噪声，而每个片段自身具有足够小的电容，可以快速响应应用于该片段的数字代码的变化。这样可以实现快速转换，而不会损失噪声性能。
根据本公开的第一方面，提供模数转换器的级，该级包括：耦合到具有第一时间常数的第一采集电路的模数转换器，和多个电路，每个电路包括：具有与所述第一时间常数基本相同的时间常数的采集电路；和数模转换器，用于基于所述模数转换器的数字输出接收相应的控制信号，并形成由各个采集电路保持的采样电压和所述数模转换器输出之间的差。
优选地，第一采集电路和多个电路中的采集电路由结构上相似的“采样片”形成。采样片段可以包括至少一个具有相关联的开关的电容器，其中，在片段之间，半导体晶片上的片段内的组件的物理尺寸是相同的，或者片段之间彼此成比例。在一个示例中，如果第一片段中的电容器(给定电容器)的面积比第二片段中的相应电容器大Q倍，则与将第一片段中给定电容器的一个极板连接到要采样的信号的信号节点相关的晶体管，其长宽比是第二片段中相应晶体管的Q倍。在该示例中，已经假定电容器的内插电介质厚度是相同的，并且晶体管名义上是相同掺杂的。因此，第一采集电路和多个电路的采集电路之间的信号采集和采样性能匹配。
可以将采集电路提供为采样和保持或跟踪和保持电路。每个采集电路可以在该级的相应“采样片段”内实现。
因此，有可能使用一个片段来形成模拟输入值的数字表示，并使用其他片段一起来形成模拟残差，与单个片段相比，该残差温度具有降低的采样热噪声。模拟残差表示模数转换器的量化误差，是采样的模拟值与从模数转换器级输出的数字值的模拟等效值之间的差。片段可以有利地被生产为相同的(在制造公差内)，例如，相同的尺寸和形状，并使用共享的制造步骤。这在片段之间产生了极好的匹配。
根据本公开的第二方面，提供模数转换器，使用具有基本上匹配的时间常数的多个片段，这些片段可一起操作以形成与单个片段的热噪声相比具有降低的热噪声的残差。在这样的布置中，一个片段可用于响应来自适当配置的控制器的信号执行模数转换，并且其余片段可用作从属以形成残差。
根据本公开的第三方面，提供了片段DAC，包括多个基本相同的开关电容器采样DAC，其适于并联连接以形成与任何单个片段的热噪声相比具有降低的热噪声的复合DAC输出。
优选地，响应于模数转换器的输出来设置采样DAC级，并且采样DAC级不参与模数转换，例如，他们不参与的是与采样DAC处于同一阶段的逐次逼近转换器的位试验。可以逐位设置采样DAC级，也可以成组设置位，以减少瞬态电流。
根据本公开的第四方面，提供一种操作多个匹配的采样DAC片段以形成ADC结果和残差的方法，该方法包括操作片段之一以执行模数转换，和操作至少两个片段以执行数模转换，从而在采样输入和采样输入的数字近似值之间形成差。
根据本公开的另一方面，提供多个采样DAC片段，其中对于第一电容器，如果电容器极板的面积除以第一片段中的极板间隔距离与第二片段中的对应电容器的面积相差第一比例，那么与所述第一片段中的第一电容器相关的晶体管开关的宽长比与所述第二片段中的对应晶体管的宽度与长宽比大体上相差第一比例。
采样DAC片段可以在基板上具有基本相同的物理覆盖区。衬底可以是半导体，在其上已经通过已知的制造技术形成了片段的电容器和开关。
根据本公开的另一方面，提供多个采样DAC片段，其中采样DAC片段包括多个单位单元，每个单位单元包括各自的单位尺寸电容器和相关的单位尺寸晶体管开关，并且其中所述多个单位单元组合在一起以在所述采样DAC片段内形成加权电容器，并且其中所述采样DAC片段连接到共享输入节点以统一采样输入信号，并且可连接到共享输出节点以形成它们各自残差的平均值。
模数转换器的设计挑战
模数转换器被广泛使用，例如，在电信设备、照相机、音频设备、游戏机、工业系统、医疗设备、汽车应用、航空航天应用以及其他整个应用程序和系统，其中可以将模拟值(可以代表光强度、声音、压力、速度、电压、电流、无线电信号等)转换为可以由数据处理器、嵌入式数字电路、计算机等处理的数字量。
所需的转换速度和所需的分辨率位数可能会发生巨大变化。
如上所述，期望提供具有高转换吞吐量的ADC，例如以10到100MHz之间的信号带宽，以良好的分辨率(例如大于14位)工作。本公开提供了用于实现这种优异性能水平的结构。然而，实现这种性能是困难的，并且要认识到如何困难并因此理解本公开的发明方面的性质，在查看与采样电路和数模转换器有关的物理方面的一些基本限制之前，概述一下常用转换器架构的结构是很有用的。
ADC的一种特别流行的变体是使用开关电容器阵列既充当采样和保持电路，又充当电容性DAC，该DAC被驱动以针对采样的模拟信号值测试比特试验值。通常将模数转换器作为差分电路提供。尽管本公开考虑了单端转换器(因为它们更简单)，但是本文所讨论的评论和考虑因素同样适用于差分模数转换器。
图1示意性地示出了包括采样开关电容器的数模转换器的现有技术布置，总体上用10表示，该采样开关电容器数模转换器设置在实现模数转换器14的集成电路内，并且从外部参考电路接收一个第一参考电压Vref1，通常用12表示。本文中，“外部”是指参考电路(或至少不是全部)未与开关电容器电荷再分配数模转换器10设置在同一硅芯片上。然而，参考电路的全部或某些部分可以与承载模数转换器14的管芯共封装，使得从用户的角度来看，所有组件都由相同的芯片级封装或集成电路提供。基准电路包括一个精密电压基准16，该基准通常由缓冲器18缓冲(但不是必须)。通过在芯片级封装内部的集成电路管芯外部或与集成电路管芯一起封装相对较大的存储电容器8，可以提供缓冲器18的输出处的输出电压进一步稳定，即使电路的其他部分例如ADC可以在硅芯片上提供一个缓冲器或参考电压源。DAC 10还接收Vref2，其可以是参考所有其他电压的本地0V、地或Vss。
尽管作为逐次逼近模数转换器的一部分的电荷重新分配数模转换器是众所周知的，但是为了完整起见，这里将对其操作进行简要描述。电荷重新分配数模转换器包括多个电容器，在该示例中，示出了其中的三个电容器20、22和24。在电容器22和24之间可以存在其他电容器。在不具有冗余的转换器中，电容器被二进制加权并且遵循二进制级数。因此，如果仅存在三个电容器并且电容器24具有名义和任意值“1C”，则电容器22将具有值“2C”并且电容器20将具有值“4C”。每个电容器可以被视为代表二进制字中的一位，因此最大的电容器(在此示例中为电容器20)代表权重为4C的最高有效位MSB，而最小的电容器24则代表最低有效位。模数转换器中使用的这种电容器阵列通常提供12至16位的分辨率，这意味着相应数量的电容器。还众所周知，为了避免MSB和LSB之间的缩放问题，可以将电容器阵列分割或分段一次或多次。这有效地允许在阵列的每个段中的电容器之间重新缩放，并且避免了DAC的最大电容器的需要，例如，是16位转换器的最小电容器尺寸的215倍。尽管未示出，但是开关电容器阵列或其一部分通常由具有等于该阵列内的最低有效电容器的值的附加终端电容器终止。为了完整起见，稍后将针对图2讨论分割数组。
继续图1，众所周知，改变阵列中的“权重”(即电容器的相对电容)或电容器数量是为了提供一些冗余，即在转换过程中从错误的位决定中恢复的能力。这可以使设计者减少每次尝试之间的建立时间，以实现更快的转换速率。例如，可以通过在阵列中偶尔插入至少一个附加电容器来实现冗余，该电容器重复权重，因此电容器仍然是二进制加权的，但是不遵循二进制的加权序列。提供冗余的另一种方法是将阵列中电容器的“基数”从2(代表二进制加权)更改为较小的数量，例如1.8。因此，一个电容器与其相邻电容器的比率变为1.8，而不是2。这将冗余插入阵列，以便随着转换过程的进行，可以纠正不正确的位判决。在任何一种情况下，如本领域技术人员所知，实现冗余以允许随着转换的进行来校正任一正负号的误差(即，该误差使结果体重不足或体重超标)。
如图1所示，每个电容器20、22、24具有第一板，该第一板也被称为顶板，其连接到导体30，该导体本身连接到比较器32的第一输入。电容器还具有第二板，也称为底板，该第二板连接到电子开关。第一电容器20连接到第一开关40，第二电容器22连接到第二开关42，第三电容器24连接到第三开关44。开关示意性地示出为三个位置开关，尽管实际上它们可以实现为每个开关的三个场效应晶体管，其由开关控制器(未示出)控制。可以将开关40视为在第一位置或第一模式下可操作以将电容器20的底板连接至信号输入端Vin。在第二位置或第二模式下，可操作以将电容器20的底板连接至Vref1，而在第三位置或第三模式下，它将电容器20的底板连接到第二输入Vref2，第二输入Vref2通常对应于本地接地或“负”电源轨。第二开关42和第三开关44被类似地配置，并且在该示例中，比较器的第二输入还经由导体50连接到本地接地。如前所述，为了简单起见，仅示出了三个电容器及其相关的开关，但是在ADC内可以提供更多的开关。
在该示例中描述的模数转换器的操作的采样或跟踪阶段中，开关40、42和44连接至Vin，而另一开关52闭合以连接导体30，从而将导体30以及电容器的顶板接地，或将其连接到其他适当的参考电压或偏置电压。这使得电容器20、22和24能够被电压Vin充电。然后，模数转换器进入转换阶段，在该阶段中，开关52断开，以允许导体30上的电压浮动，并且开关40、42和44最初连接至Vref2。然后可以开始位测试序列。首先，通过将电容器20的底板连接到Vref1来测试第一位，即最高有效位。当电容器形成分压器时，这会导致电容器之间发生电荷重新分布。结果，比较器的第一个输入端的电压发生变化，经过一段稳定时间后，比较器被选通(即检查其输出)，以确定第一输入处的电压大于还是小于第二输入处的电压。如果Vin的电压足够大以至于超过等于Vref1/2的值，则比较器的第一输入端的电压超过比较器的第二输入端的电压，并且保留最高有效位，电容器20保持连接至Vref1，否则丢弃该位，并且操作开关40以将MSB电容器20的底板连接回到Vref2。该过程进行到下一个比特试验，即，在建立时间之后，测试电容器22的下板连接到Vref1的第二个位(在第一次比特试验结束后，开关40的状态从它留在的任何位置保持不变)，检查比较器32的输出，以查看开关42是否应保持原样，还是复位回到将电容器22的下板连接至Vref2。然后开关42要么复位，要么保持不变，试验继续进行到下一个电容器24，开关44从Vref2变为Vref1。在建立时间之后，再次检查比较器的输出，以查看是否应将开关44留在其当前位置或复位。在试用序列结束时，可以检查开关40、42和44的位置，它们代表转换后的结果。该序列可以扩展为包括三个以上的电容器。类似地，该序列可以扩展为包括具有冗余的开关电容器阵列，无论是通过添加额外的冗余电容器还是通过使用小于2的基数，但是随后都需要检查开关序列并将其进一步转换为二进制字。尽管已将ADC描述为单端设备，但上述描述可以扩展到差分转换器。此外，术语“比特试验”源于SAR转换器的早期，在每次转换器中只能确定一个钻头。更现代的设计使得能够在比特试验期间确定多个位，并且本文所使用的术语“比特试验”包括在给定的比特试验期间内确定一个以上的位。
如上所述，DAC可被实现为细分的或分段的电容器阵列，例如，如图2所示。细分的电容器阵列，总体标记为70，包括第一电容器阵列72和第二电容器阵列74。第一电容器阵列72包括电容器C6至C10，电容器C6至C10被配置为形成采样电容器DAC 73，如关于图1所讨论的那样。C6至C10的顶板连接到共享导体78，该共享导体78连接到节点84，比较器可以与之连接和/或残差放大器可以与之连接。残差放大器的目的将在后面讨论。电容器C6至C10分别具有三个位置开关S6至S10，使得可以将电容器C6至C10连接到Ref1或Ref2以对输入电压Vin(使用开关82作为采样开关)进行采样。电容器C6至C10可以被二进制加权以表示例如10位转换器的五个最高有效位。可以提供一个或多个电容器作为重复权重，从而将位数从5个减少到4个或3个，但是允许转换器包括冗余，以便可以从不正确的位试用决定中恢复。第二电容器阵列74包括电容器C1至C5并用作子DAC75。子DAC 75通过耦合电容器76连接至采样电容器DAC73。电容器C1至C5可以形成DAC的五个最低有效位。在此示例中，子DAC不是采样DAC，因为其中的电容器没有与Vin的连接。如果需要，可以将子DAC设置为采样输入信号。
该分段打破了电容器之间的缩放比例，并减小了实现DAC所需的空间。例如，在没有分段且没有冗余的10个电容器阵列中，电容器权重将遵循模式C1＝1，C2＝2，C3＝4，C4＝8，C5＝16，C6＝32，依此类推，直到C10＝512。因此，这种阵列的电容器所需的总面积将是单位电容器的面积的1023倍。如果将阵列细分为2个阵列，每个阵列包含5个电容器，阵列通过一个单位大小的耦合电容器76耦合，那么我们可以看到C1＝1，C2＝2，.....C5＝16，C6＝1，C7＝2，依此类推，直到C10＝16，因此阵列的电容器占据了单位电容器面积的63倍。这显着节省了空间，因此节省了成本。
在任何开关电容器阵列中，无论是细分还是非细分，位测试都需要时间。再次看图1，很明显，开关40、42和44中的任何一个都会导致循环电流流动。因此，如果将开关40从Vref2切换到Vref1，从而使电容器20的底板电压升高，则存在从电容器20经过电容器22和24以及它们的相关联的开关到Vref2的瞬态循环电流。然后，电流流过参考电压12的存储电容器8，并通过端子Vref1和开关40返回到第一电容器20的底板。
该电流还沿着集成电路的外部引脚与节点Vref1和Vref2之间的键合线流动，并且还沿着印刷电路板内的导体迹线流向电压基准，或者沿着共同封装的器件中的键合线流动。迹线和键合线均表现出寄生电感和寄生电阻。这些不想要的阻抗由图1的点划线62内的电感LP和电阻RP以及从开关电容器阵列到地的路径中的类似寄生分量LP'和RP'表示。此外，存储电容器8还将表现出电感和电阻，并且这些寄生成分也可以表示在LP和RP的值内。类似地，开关40、42和44也表现出电阻，该电阻可以再次在RP的值内表示。
参考电路包括参考电压发生器16，该参考电压发生器是任何合适的实施技术的精密电压参考，其可选地向缓冲器18的输入提供输出。缓冲器18保护参考电压16不必向模数转换器内的开关电容器数模转换器10供应电流。就其本质而言，缓冲器18即使在模数转换器不活动时也消耗功率，例如，因为ADC已经完成了一次转换并且正在等待直到另一次转换被调度。
在开关40、42和44的每个操作中，循环电流流过各种电容器以及寄生电感器和电阻器。电容器和电感器的组合具有形成可能振铃的LC电路的潜力。为了避免这种情况，应至少对电路进行临界阻尼或接近临界阻尼。临界阻尼时RP的电阻Rcritical(见图1)为RP＝(4L/C)。临界阻尼电路的时间常数Tcritical为(4LC)1/2。由Tcritical确定的开关电容器阵列的建立时间受到寄生电感LP和采样DAC的电容C的限制。
一些ADC将“参考电压”复制到“芯片上”，并避免通过LP的任何循环电流。因此，参考电压被带入与ADC内的开关电容器电荷重新分配数模转换器相同的集成电路内，从而减小了L的值。这样的技术可以与本公开的实施例一起使用。
比特试验期间DAC的振铃时间并不是影响ADC速度的唯一限制。采样电路也起着至关重要的作用。尽管采样电路集成在采样DAC中，但是采样电路性能方面的问题仍适用于所有采样电路配置。考虑图3所示的简化ADC。
图3中的电路包括具有第一电容器极板110a和第二电容器极板110b的采样电容器110，并且其中第一电容器极板110a可以通过开关114在电压Vin下选择性地连接到输入节点112或从输入节点112断开。开关114通常由场效应晶体管形成，场效应晶体管在关断时具有高阻抗，而在导通时具有低但阻抗不明确的阻抗，因为FET的导通状态电阻会随FET的栅极至源极电压而变化。在某些电路中，使用并联NMOS和PMOS晶体管的传输门可减小输入电阻随Vin的变化。另一种方法是在晶体管开关“导通”时使用自举电路将栅极电压相对于源极电压保持固定。
在此实施方式中，提供了另一个开关116，以将采样电容器110的第二极板110b连接到参考电压Vbias(例如本地接地或更佳的Vref/2)，其中Vref代表施加到ADC的第一参考电压，第二参考电压取为0V。当开关114和116闭合时，电容器110充电到节点112上的输入电压Vin(或更严格地说是Vin–Vbias)。当开关116断开时，电容器110上的电荷被采样并冻结在电容器110上。图3的电路还包括DAC 120，其可以是任何合适的技术，例如基于开关电容器或电阻器，并且可以经由开关122连接到采样电容器的板110a。有效地，电容器110上存储的电压从节点123处的DAC 120输出的电压中减去110，该减法的结果由比较器125量化为负或正，并将结果提供给控制器130，例如执行连续近似搜索的状态机。这种拓扑的优点是，比较器只需要擅长围绕电压Vbias进行决策，而不是在所有可能的输入电压范围内都可以做到。该拓扑的缺点在于，除非将Vbias设置为Vref/2，否则在前1或2位试验中，比较器的输入节点123上的电压可能会被驱动为显着负电压。
回到考虑采样级的性能，当导通时，用作开关114和116的晶体管可以提供RΩ的组合固定阻抗。R通常在几欧姆到几百欧姆的数量级。假设R的值为固定值，则值得考虑应选择的C值。以下各节讨论了采样速度与噪声之间的权衡，以及采样电路中的微小元件变化如何会引入等效于模数转换器几个LSB的误差。
假设电容器两端具有初始电压Vinit，并且在时间T＝0时，采样开关立即闭合，以将采样电容器以电压Vin连接到输入节点12。
电容器将通过开关的电阻R与输入节点交换电荷，并且电容器两端的电压Vc将随时间t的变化而变化。
Figure BDA0002671023000000111
其中ΔV＝Vin-Vinit
从图4可以看出，电压Vc朝着Vin渐近，Vc与Vin匹配的程度可以表示为时间的函数，以RC时间常数为单位进行测量。以图形形式显示，似乎只需要等待几个时间常数，直到采样电容器被充电即可。但是，这具有误导性。同样，由于采样时间通常是由数字电子设备定义的固定时间，因此也有必要考虑组件变化以及RC值变化的影响。
下表(表1)表示电压从0到任意值'1'的演变，该变化表示为第一RC组合的时间常数Tc的函数，以第一采样和保持电路和第二采样和保持电路上的电压所例示，其时间常数Tc'与Tc相差10％。
换句话说，当第一采样和保持电路已经获取了10个时间常数的输入电压时，第二采样和保持电路只看到了9个其自身的时间常数。
Figure BDA0002671023000000121
表1
经过10个时间常数后，第一RC电路的误差仅为0.0045％，而第二RC电路的误差为0.012％。这些数字乍看之下似乎很小。但是，需要在现代ADC的分辨率范围内考虑这些因素。
以下内容将分辨率表示为满量程值的百分比：
8个位＝0.390625％
10个位＝0.097656％
12个位＝0.024414％
14个位＝0.006104％
16个位＝0.001526％
18个位＝0.000381％
20个位＝0.000095％
因此，等待10个RC时间常数不足以实现14位分辨率，因为采样电压的误差会大于1LSB。
通常，对于一个16位转换器，采样电路采样至少12个时间常数；对于18位转换，采样电路采样至少14个时间常数，对于20位转换，采样电路采样15个时间常数。
晶体管开关在导通状态电阻RON方面的性能受到制造工艺的限制。可以将晶体管并联或制作更宽的晶体管以降低RON，但这是以增加从晶体管的栅极到采样电容器的电荷注入为代价的，这可以看作是晶体管的栅极至沟道寄生电容的特征。因此，与电荷注入问题恶化并降低模数转换器的精度相比，与连接到开关的电容器的值相比，使晶体管开关更宽以降低RON并不是自动的。然而，如将看到的，本公开的后续实施例允许并且有意地增加导通电阻，同时仍然保持良好的速度和噪声性能。
减小时间常数的另一种方法是减小采样电容。然而，这以热(Johnson-Nyquist)噪声的形式提出了另一个基本问题。众所周知，电容器上的热噪声Vn可以表示为：
Figure BDA0002671023000000131
该噪声不是由电容器本身引起的，而是由开关电阻引起的电容器上电荷量的热力学波动引起的。一旦电容器从导电电路断开，该随机波动就被电容器捕获。
下面列出了一系列电容器尺寸下300K电容器上的RMS热噪声NRMS：
电容 噪声电压
1nF 2μV
100pF 6.4μV
10pF 20μV
1pF 64μV
100fF 200μV
10fF 640μV
1fF 2mV
采样电路中可以容许的最小电容器尺寸可以根据输入分辨率来计算。本领域技术人员已知最大RMS信号值与Vref有关，因此对于ADC，信噪比可以表示为：
Figure BDA0002671023000000141
还存在量化噪声贡献。ADC中的不确定度为±1/2LSB。如果假设误差在模拟输入信号上为三角形，则有效位数ENOB变为
Figure BDA0002671023000000142
假设ADC要以18位分辨率对5V满量程范围的输入进行采样。LSB值为5÷218＝19μV。但是，当考虑到量化噪声时，采样噪声需要进一步降低至11μV RMS左右，如果噪声小于1LSB，则表明输入电容约为40pF。如果减小了满量程动态范围，则LSB大小将相应减小，并且必须增加输入电容以获得相同的噪声性能(以位表示)。
采样级的速度不是唯一需要考虑的因素，因为ADC需花费一些时间进行转换，因此无法背对背获取采样。
如前所述，必须在速度和功率之间取得平衡。许多ADC用于电池供电的设备(例如移动电话/智能电话)，在这些设备中，可用电池寿命是一个重要参数。此外，如果转换器的动态非线性较差，则没有必要进行快速转换。
这些折衷的结果是，可以同时实现分辨率和较低功率的合适技术是开关电容器ADC，其中开关电容器阵列既可以用作采样电容器又可以用于位测试DAC。
如前所述，通过在参考电压之间切换电容器来尝试比特的过程会导致DAC内部电荷重新分布，流经晶体管的电荷会因此而受到RC时间常数的影响。电容器与参考电压之间的切换也会引起参考电压的突然电荷汲取，该电荷与参考电压和电容器之间的导体/走线的电感以及电容器自身的电容相互作用，从而产生振铃。
振铃和电容器到电容器的电荷再分配都限制了转换速率。需要给振铃消退时间以使其降到适当值以下，例如1LSB(或可以合理预期ADC内的冗余可以纠正的误差量)，并且电荷重新分配也必须渐近至适当值。幸运的是，事实证明，在通过位比较器设置比较器以查看位测试的结果之后，我们无需在设置位测试中的位之后等待14至16个时间常数。实际上，在具有冗余的转换器中等待更短的时间(例如大约4个时间常数)是合理的。可以看出，这可以为具有3个冗余位的18位转换器的转换时间增加另外的(18+3)4＝84个时间常数。以RON为10欧姆、电容为40pF的简单估算，并且在逐次逼近转换器的位测试中还涉及采样电容器，并且对于输入信号的每个采样，平均建立时间为14个时间常数，这意味着转换速率约为1/(10×40×10-12×(14+84))≈25MHz。
流水线化允许将位试验在ADC的不同阶段之间进行分割，而通过流水线化处理并不能改善采样与输出结果之间的转换时间，或者在两级流水线中转换率几乎提高了一倍。流水线的另一个好处是信号放大，因此比较器可以做出更快的决策。
流水线处理还允许残差，该残差代表了采样的模拟值与该模拟值的数字近似值之间的差，该残差将在传递到流水线转换器的下一级之前形成并获得。流水线化还允许以不同的分辨率和/或不同的模数转换器技术形成流水线的不同阶段。图5显示了两级流水线转换器的示意图。
在此，第一模数转换器150执行部分转换，并且将代表模拟输入值的数字结果D1输出到有限的分辨率，例如在4位和10位之间(这些建议不是限制性的)。模数转换器150还被布置为输出表示Vin与D1的等效模拟值之间的差的模拟值A1。图1和2所示的开关电容器阵列作为转换过程的一部分自然而然地做到了这一点，因此在形成A1时不会产生额外的开销，这被称为“残差”。残差由第二模数转换器152进行进一步的模数转换。第二模数转换器152可以基于A1生成数字结果D2。残差A1可以由放大器160放大。这是有益的，因为它减少了第二转换器的比较器内的偏移的影响。
流水线意味着第一ADC 150可以进行多个试验(例如8或9)，而第二ADC 152可以进行其余的试验，而不是单个ADC必须进行16或18位试验。由于每个ADC仅进行一半的比特试验，因此有效的转换速率将提高一倍，因为ADC1不仅需要花费一半的时间才能接受新的转换输入。ADC1可以进行第N+1次转换，而第二个转换器ADC2完成第N次转换。假定在接收和放大残差上没有时间开销。此外，与第一个ADC相比，第二个ADC的建立时间可以减少，因为在其位测试期间它不一定要承受如此大量的电流，并且它所造成的任何误差在定义上都不那么重要，因为它们涉及减少次要位。
可以通过快速执行某些位测试来提高转换速度，从而提高吞吐量，例如，通过使用Flash ADC进行前两次、三或四次测试，以及使用逐次逼近搜索来执行其余位测试(或其他ADC策略)。这样的布置在图6中示出，其中诸如闪速ADC的微型ADC 151可以快速且以较低的精度执行两个或三个位测试，并将结果作为第一个ADC 150的位测试的起点。由于错误将被编码为残差并由第二ADC 152除去，因此可以从中恢复任何错误，例如错误的决策。
实现更高的采样率而不会产生噪声损失
尽管有所有这些方法，仍然希望以更高的采样率工作而不产生噪声损失。如前所述，问题是所有解决方案都不容易。较小的采样电容器会降低RC时间常数，从而允许更高的吞吐量，但以增加的热噪声为代价。
发明人认识到，可以进行架构上的改变以部分地将噪声问题与速度解耦，因为改善噪声性能建议使用更多的电容，而改善速度性能建议使用较小的电容。发明人指出，这些问题可以通过使用多个DAC来缓解，例如，由多个开关电容器阵列组成的开关电容器阵列在单个ADC块中作为“片段”协同工作-可以是分段转换器中一个转换器的实例，也可以是自己的转换器。
因此，ADC可以被分成多个通道或片段。可以用相对较小的电容值来制造片段，从而可以将切片用于执行ADC转换并相对快速地获得中间结果，但是会带来噪声损失。中间结果可被一个或多个其他片段用来形成残差。一个或多个其他片段可能具有较大的C值，或并行工作以合成较大的C值，从而使残差的热噪声系数得到改善。
并行操作多个采样级并不像仅将多个级的负载连接在一起那样简单。就像高速模数转换器中的许多东西一样，这忽略了使该任务如此具有挑战性的一些基本物理原理。
这些阶段应“匹配”以将其RC时间常数设置在可接受的值内。构成“可接受”的限制取决于用于对输入信号进行采样以及允许电荷重新分配和振铃稳定到通道或片段的1LSB左右的时间预算。RC时间常数不匹配的问题已在较早的直流(DC)信号中进行了描述。以下段落将描述RC时间常数与交流(AC)信号不匹配的问题。
更具体地看采样问题，这又是转换器动态范围及其最大带宽的函数。
假设一个采样器采样一个正弦曲线Vinput，在10MHz时的动态范围为5V。其幅度为2.5V，角频率为每秒2π×10×106弧度。
Vinput＝2.5sin(2π×10×106)等式5
电压的最大变化率出现在零交叉点附近，并且为每秒2.5×2×π×10×106＝157×106伏。
因此，1皮秒的采样偏斜(时序误差)将等于157μV的误差。对于5V的动态范围和18位分辨率，LSB的大小为19μV。因此，这种1ps的小时序偏斜会引入8.3LSB的误差。此时序偏斜与级或片段之间的RC时间常数的任何变化相互作用，以增加采样到每个片段上的电压的失配误差。
为了解决这个问题，发明人选择了一种架构，其中对于每个片段集成电路，光刻精度用于确保每个采样装置中的电容器和晶体管共同缩放以保持匹配的RC采样时间常数，并且采样开关基本位于同一位置以最大程度地减少时序偏斜。
在片段由开关电容器阵列形成的实施例中，每个片段包括采样DAC，并且采样级被匹配，从而在一个片段中的给定电位置具有与在其他切片中的等效电容器和晶体管基本相同的电容器和晶体管。
在本公开的实施例中，包括单位尺寸电容器C和单位尺寸晶体管的单元电池被重复使用以形成片段，该单位尺寸电容器C与用于将电容器的板之一分别连接至Vin、Ref1和Ref2的单位尺寸晶体管相关联。每个单元电池的电气性能在名义上都与其他单元电池相同。可以将单元格分组在一起，既可以永久地在单元格动态分配到组中，也可以作为其动态分配的一部分。可以将两个电池分组在一起以形成具有2C电容的C7(图2)，可以将四个电池分组在一起以形成具有4C电容的C8，可以将8个电池分组在一起以形成C9，依此类推。如果需要，则无需将单元按权重的二进制顺序组合在一起。单元可以分组以形成电容器以提供冗余。电池也可以串联连接以形成有效电容C/2、C/3、C/4等。
片段可连接到子DAC，例如图2中包含C1至C5的子DAC。
回到匹配RC时间常数的问题，它们对采样AC信号有影响。表1表明，时间常数的变化会在DC信号的采样值中引起很大的误差。但是，ADC通常会采样变化的(AC)信号。
片段需要在可接受的范围内采样相同的值，但这引发了一个问题，即在查看交流信号时进行匹配有多重要。发明人意识到匹配的问题在过去已经被忽略。文献"A 1mW71.5dB SNDR 50MS/s 13bit fully differential ring amplifier based SAR assistedpipeline ADC",Yong Lim和Michael P Flynn,IEEE Journal of Solid State Circuits,Vol.50,No.12December 2015示出了电路(参考本文的图6和图16进行描述)，其中流水线转换器的第一级解析要数字化的信号的6MSB。输入信号Vin被采样到两个采样DAC上。一个采样DAC被称为“大DAC”，其电容是另一个采样DAC被称为“小DAC”的三倍。小DAC用于执行SAR试验，以节省功率，但是一旦完成，则两个DAC都连接到一个公共节点，以便将其残基合并在一起以满足13位噪声的要求。然而，没有教导缩放晶体管开关以匹配DAC的采样时间常数，也没有教导将采样开关共置以最小化时序偏斜。
如果将RC时间常数的变化视为相移，则最容易理解。
可以将相移建模为RC低通滤波器的相移，其中相移
Figure BDA0002671023000000182
由下式给出：
φ＝-arctan(2πfRC)等式6
假设希望将RC采样电路设计为具有10MHz的-3dB带宽。还假设C被选择为40pF，以满足达到18位分辨率所需的噪声性能指标。如：
Figure BDA0002671023000000181
f＝10MHz，并且
C＝40pF
那么我们可以使用等式7计算R的值，得出R＝40Ω。
根据f、R和C的值评估等式6，可以确定相移：
Figure BDA0002671023000000191
Figure BDA0002671023000000192
乍看起来，这种相移可以忽略不计。但是，如果RC变化+10％，则
Figure BDA0002671023000000193
Figure BDA0002671023000000194
这是0.001rad的差，等于下式的时间差：
Figure BDA0002671023000000195
因此，在此示例中，RC时间常数的10％变化会在10MHz处产生1×10-3弧度的微小相位变化，但是该相位变化却等于16皮秒的定时误差，这等于10MHz时5V峰峰值输入信号的133LSB片段。
上面的计算表明，随着频率的增加，分量值的不匹配表现为较大的采样时间误差。但是，这个问题过去似乎已被忽略。
已经注意到采样级的RC值的变化会引入相位小相移，其可能表现出自身的许多LSB误差，在本公开的一些实施例中，发明人已经采取了将串联电阻器添加到RC采样电路中的步骤。这是反直观的，因为添加电阻器会明显降低电路的带宽，从而增加输入信号的采样时间。这种方法与建立快速ADC所采取的步骤截然相反。但是，晶体管开关的有效“导通”阻抗可能会随温度和输入电压的变化而变化几个百分点，尽管仔细的布局和自举可以大大减少变化，但添加串联电阻(其热性能比晶体管稳定)可以改善片段之间的匹配。电阻器的值可以在欧姆和几百欧姆之间。在一个实施例中，使用大约160Ω的电阻器。晶体管的导通电阻可能仅为几欧姆，而晶体管之间的导通电阻变化可能仅为欧姆的几分之一。这种方法显着改善了采样DAC片段之间的匹配。
结果，优选使每个片段的采样部分名义上与其他片段的每个采样部分相同。
图7示意性地示出了构成本公开的实施例的电路200。该电路包括多个采样电路和多个数模转换器。该电路可以形成模数转换器的整体，或更可能用作多级转换器的“级”，例如图5或图6所示的流水线式转换器，其中流水线可以具有两个或更多级。在此实施例中，开关电容器阵列用于形成采样数模转换器，每个采样DAC充当电路200的一个片段210.1至210.n。片段210.1至210.n有利地是可重新配置的，使得一个或多个片段210.1至210.n可以与SAR控制器相关联，并且可以根据SAR输出来更新切片中的其他片段。在这种情况下，“根据...进行更新”包括以下可能性：片段中的不同片段可以被更新或设置为可能与SAR值不同的各个值。但是，暂时假定第一片段210.1耦合到比较器210，比较器210将其输出提供给SAR控制器214。SAR控制器可以是状态机，其被布置为在此示例中使用片段210.1驱动采样DAC片段210.1进行模数转换，以解析数字输出字的多个位。
其余DAC片段210.2至210.n中的一些或全部配置为与片段210.1同时采样输入Vin并共同作用以形成残差DAC 220以形成代表Vin和Vdac之差的模拟输出电压Vresidue，其中Vdac是，当由SAR控制器214驱动而产生P位转换时，由第一DAC片段210.1形成的模数转换的“结果”驱动时，由残差DAC 220产生的电压，其中P是片段210.1的有效分辨率(以位为单位)。
第一DAC片段210.1可以由如图1所示的非细分开关电容器阵列，如图2所示的分段或细分的开关电容器阵列或如图3所示的采样电容器和相关的DAC形成。由于图2所示的细分数组由于其相对的紧凑性而被普遍使用，因此出于本部分说明的目的，我们将假设片段210.1包含如图2所示的细分数组。
在这种布置中，如图2所示，采样DAC级73被连接到子DAC级75。其他片段可以被形成为与第一片段210.1相同，即，包括两个采样DAC级和一个子DAC。但是，也可以使用缩短的子DAC或一起省略子DAC，只要调整耦合电容并将其耦合到地或与复制子DAC的电容串联的电容串联即可。
在使用中，片段210.1至210.n中的每一个都耦合至Vin并用于对Vin进行采样。片段的采样开关82(参见图2)位于同一位置，以确保它们同时接收到它们的“保持”指令，并且还确保每个开关82与其他开关遭受相同的过程、电压和温度(PVT)变化。这有助于确保每个采样DAC电路具有与其他采样DAC相同的电气性能，例如，匹配的RC时间常数，并且开关82在相同的转换速率和相同的时间在导通和不导通之间转换，从而当同时运行以获取(例如采样并保持)共享输入信号时，避免在DAC片段210.1至210.n之间发生相移。
在已经获取输入信号之后，第一DAC片段210.1可以用于形成采样信号的逐次逼近例程转换。这样的转换可以包括使用另外的子ADC，例如以闪存ADC的形式，以提供由DAC片段210.1执行的P位转换的前两个或三个位的近乎瞬时的转换。鉴于执行SAR转换的方法是本领域技术人员众所周知的，因此在此不再赘述，只是指出此类转换还可以包括附加的位以在结果中提供冗余，并且如本领域技术人员所知，该转换还可以使用基数<2技术执行，并且可以在单个位跟踪周期中确定多个位，例如，通过使用三电平量化器代替比较器。随着比特试验的进行，P位输出字的最高有效位的状态在P位输出字的最低有效位的状态之前就已经知道。这允许将来自SAR逻辑214的输出提供给残差DAC 220中的片段210.2至210.n，以便逐位设置那些DAC片段中的位，从而允许通过将每个片段中的电容器切换为适当的配置而引起的电压转换以及可能引入的振铃在残差放大器230吸收残差DAC 220的输出之前就消失了。
为了减小电压转变的幅度，可以在时间上错开残差DAC 220中的片段210.2至210.n中的位的设置，使得转变不会统一发生。此外，通过首先将设置最高有效位的片段210.2至210.n设置为一半，而未设置最高有效位的片段的另一半设置为初始值，则可以减小初始过渡的幅度(例如与最高有效位和下一个最高有效位有关)。因此，作为第一比特试验的结果，从统计学上讲，只有一半的DAC片段可能必须转换。可以对下一个最高有效位使用相同的技术，依此类推。一种替代方法可能基于以下事实：在使用中，输入信号与其奈奎斯特频率极限相比可能会被过采样，因此从统计角度上讲，输入字的前几个位在一个采样和紧随其后的采样之间不太可能发生变化。
还可能允许残差DAC中的一个或多个DAC参与几个比特试验。换句话说，如果仅使用DAC片段210.1进行模数转换，则单个DAC片段一次只能执行一次比特试验。但是如果其中三个DAC片段(例如残差DAC 220的210.2、210.3和210.4)暂时能够与耦合到SAR逻辑214的各个比较器(未显示)一起工作，则图7所示的配置可以同时执行两个比特试验，从而减少了阶段200转换P位所需的时间。
片段布置的使用允许每个DAC片段210.1至210.n在其中具有较小的电容，这减小了每个DAC片段的RC时间常数，因此可以更快地执行转换。在本说明书的前面，列出了与300K电容器相关的热噪声。这用来表明，在一个工作示例中，要以18位分辨率转换5V的动态范围，则DAC的最小电容至少应为～40pF。但是，如果所有DAC片段均形成为各自具有4pF的有效电容，则将DAC片段210.2至210.n连接以形成残差DAC，将其电容并联放置。因此，如果在残差DAC 220中提供了10个DAC片段210.2至210.11，则将它们并行连接将产生40pF的有效电容，即使每个残差DAC具有出色的采样时间和稳定速度(与4pF DAC片段相比也是如此)。还应该注意的是，在第一DAC片段210.1的输出处的残差也可以连接至残差DAC 220的输出，从而其也有助于减少电容器组的热噪声。
如前所述，采样DAC可以由重复的单位单元形成。在图8中示出了一个这样的具有值1C的单位单元270。该单位单元包括具有值1C的电容器272。其板之一，即图8中最上面的板，连接到共享导体78(图2)。电容器的底板通过由晶体管274、276和278形成的三向开关连接，以使底板能够隔离，并连接到Vin、Vref1(通常来自精密电压基准，例如图1中的缓冲器18)或Vref 2(通常为0V)。每个晶体管由诸如图7中的SAR逻辑块214之类的开关控制器279控制。将电容器连接到输入节点Vin的晶体管274可以与电阻器280串联，以便在其在Vin处对输入信号进行采样时更精确地定义由单位单元呈现的“导通”电阻。晶体管274可以具有由自举电路282修改的栅极控制信号，以使晶体管274的Vgs相对于Vin保持恒定。自举电路是本领域技术人员已知的。单位电池270可以与其他单位电池并联放置，以形成适当比例的开关和电容器的组合，如单位电池270a和270b平行放置以形成2C的重量等。
例如，如果在细分的开关电容器DAC(图2)的采样部分73中仅需要5个二进制加权采样电容器，则需要25-1＝31个单位单元270。单位单元可以在集成电路中很好地匹配，这意味着可以根据需要将单位单元永久分配给1、2、4、8和16组，或者可替换地，分组可以在每个采样事件时由开关控制器动态地动态形成，以使任何失配误差随机化。
图9显示了图7的变体，其中使用微型ADC 285(例如3位闪存转换器)来更快地设置SAR转换器的三个最高有效位。闪存转换器285可以转换少于或多于3位。
然后，可以在将电压残差提供给另一个模数转换器240之前，通过残差放大器230来获取剩余电压。还应注意，如图10所示，不必提供残差放大器230。
图11示出了可以应用于本文所述的任何布置的修改，其中可以允许第二DAC 240修改残差DAC 220内的开关位置。如果残差不方便地太大而使残差放大器或第二ADC中的比较器无法处理而又不损害其线性，则这可使ADC 240修改残差(以及来自第一DAC 200的数字字)。在该示例中，第二ADC 240被实现为SAR ADC，其包括比较器240a、SAR控制器240b和DAC 240c。
图12更详细地示意性地示出了图7的电路布置。在该示例中，片段210.1至210.n中的每个都是相同的，并且每个片段都包括分段电容器阵列，该分段电容器阵列与子DAC一起形成采样DAC。采样DAC是相同的。此外，在图12所示的配置中，子DAC也相同，但是不必如此。如果需要，可以以较低的分辨率形成子DAC。例如，假设DAC片段210.1是8位片段，如果在残差DAC 220中提供了8个DAC片段210.2至210.9，则其主DAC中包含5位(N＝5)，其子DAC中包含3位(M＝3)，那么这8个残差DAC可用不同的控制字有效驱动，以提供另外3位分辨率，在子DAC或主DAC内，使残差DAC升回到8位器件。因此，如果需要，可以缩短或省略片段210.2至210.n的子DAC。或者，如果片段与图12所示的全部相同，则可以驱动残差DAC，将子-LSB抖动应用于其输出信号，以提供给流水线模数转换器的下一级。这些方法可以一起采用。
在图12所示的布置中，在SAR寄存器214与残差DAC 220中的每个片段210.2至210.n之间提供数据操作块250。数据操作块允许将数字字传递给每个DAC片段210.2到210.n进行单独设置。因此，有意选择不同的单词可以提高分辨率或引入抖动。
图13是图12的一般表示，其中每个片段210.1至210.n分为采样DAC部分210.1a、210.2a，依此类推，直至210.na，以及子DAC 210.1b、210.2b、210.3b等等。片段采样DAC210.2a至210.na彼此相同。采样DAC 210.1a可以与采样DAC 210.2a至210.na相同或不同，但是有利地具有非常相似的电特性，这可以通过与其他片段形成相同的单位单元构造来最好地实现。子DAC不必相同。例如，子DAC 210.1b可以形成有比其他子DAC更多的比特。实际上，并非所有片段都需要被提供子DAC。这里，与采样DAC210.na相关的子DAC已被省略。
在本公开中较早地注意到，沿着键合线在电容器之间流动的电流会干扰参考电压。实际上，在图1所示的布置中，参考电压由缓冲放大器缓冲，以减少施加于其的干扰。本文所述的布置的优点在于，在比特试验序列期间减少了电压基准的扰动，并且还为残差DAC中的DAC片段210.2至210.n提供了提供基准电压的缓冲版本的电势，可以通过另外的缓冲器来提供可提供的信号，使得提供给第一片段210.1的参考电压不会由于片段210.2至210.n中的电容器的切换而受到扰动以建立残差DAC。可以看出，如果将电容器阵列的电容有效地从40pF减小到4pF，那么从参考电压汲取的电流就会相应减小。因此减少了转换所需的能量。
例如，如果所有采样DAC 210.1至210.n均以相同的方式构建，并且残差DAC具有8个片段，总计为40pF(出于噪声目的)，则每个片段将具有5pF的电容。例如，在采样DAC阵列的5位示例中的31个单元单元或6位示例中的63个单元单元之间分配了5pF。在5位情况下，单位电容尺寸为161fF；在6位情况下，单位电容尺寸为79fF。可以看出，由于每个单位单元的RC值非常小，即使采用适度的串联电阻来淹没任何晶体管之间的差异，这种方法也可以使片段ADC达到较高的带宽。而且，由于仅其中一个片段执行位测试，因此大大降低了从电流源汲取的电流。执行比特试验所需的电荷减少还意味着可以有意将一些电阻引入电荷路径，以减少DAC电容器的电源电压内的振铃。
图14示出了一种布置，其中，残差DAC的片段210.2至210.n中的每一个通过各自的缓冲器300.2至300.n连接到外部基准，该缓冲器可通过串联开关302.2至302.n有选择地从片段210.2至210.n断开连接，其中片段201.2至210.n也可以通过另一个开关304.2至304.n直接连接到外部参考。因此，残差DAC片段210.2至210.n可以在大部分设置时间内通过缓冲器充电，从而减小从外部基准电压源汲取的电流，并在建立时间结束时将其连接至外部基准电压源，以使它们稳定在一个正确的电压上，不受各自缓冲器中偏移的影响。此外，每个开关电容器阵列可以通过各自的开关322.1至322.n通过与带宽限制电阻器320的选定连接来限制其带宽。
图20更详细地示出了缓冲器300的概念，这次是针对单个片段。特别地，可以在比特试验之间将快速放大器用作缓冲器300，以使内部基准达到内部基准的信号电平，使得然后在接通外部基准电压时，它会很快稳定下来，几乎没有电荷从那里转移。图20示出形成本公开的基础的流水线逐次逼近(SAR)转换器模数转换器(ADC)架构的单个片段。在此，该ADC转换器包括模数转换器ADC1，该模数转换器ADC1从输入节点Vin接收要转换的信号。ADC1使用内部基准电压Vref2_internal执行相对较低的分辨率转换，该内部基准电压Vref2_internal是通过放大器Amp2从准确的外部基准电压Vref得出的。Amp2可能是一个速度较慢、相对不准确的放大器，因为ADC1进行的转换不需要高精度的参考输入。ADC1将其转换后的数据馈送到数模转换器DAC1，该转换器也接收Vin。DAC1将残差信号输出到残差放大器RA，残差放大器RA将放大后的残差信号输出到模数转换器ADC2以完成转换。片段流水线SARADC的完整操作如本文其他地方所述；然而，出于本说明书的目的，必须认识到，为了正确地操作并产生准确的转换，DAC1确实需要准确的基准输入。
在图20的布置中，DAC1的参考输入由另一内部参考信号Vref_internal提供，该内部参考信号Vref_internal以以下方式从精确的，经温度补偿的外部(即，片外)参考Vref导出。电压源Vref向输入引脚提供准确的参考信号Vref，该输入引脚还连接有一个较大的(10uF)稳定电容器C1，因此该稳定电容器C1被充电至Vref。进一步提供了高带宽快速放大器Amp1，其非反相输入连接到提供了Vref的输入引脚。它的输出通过第一个“转换”开关连接到DAC1的参考输入节点，在该节点上提供了Vref_internal。Amp1的反相输入也连接到测量Vref_internal的同一节点，即DAC1的参考输入处的Vref_internal节点。Vref内部节点还通过第二个“采样”开关连接到提供Vref的输入引脚。“采样”和“转换”开关反相运行，即，一个打开(关闭)，另一个关闭(打开)。
上述电路的操作如下。在ADC(DAC1)产生残差之前，先关闭“转换”开关，再打开“采样”开关。结果，放大器AMP1进行操作以尝试将Vref_internal节点保持在与Vref节点相同的电压。在产生残差之前，“转换”开关打开，“采样”开关关闭，以允许将外部基准电压Vref馈入DAC1。但是，由于Amp1始终使Vref_internal非常接近Vref，因此需要从Vref或C1汲取很少的电流，因此Vref_internal非常快地稳定到Vref，因此允许高采样率。
为了完整起见，图15示意性地示出了本公开的一个实施例，其中由片段之一形成的微型ADC 228与形成残差DAC以驱动残差放大器230的其他八个片段一起工作。在该实施例中，残差放大器连接到另一个ADC240。在此示例中，第一ADC提供6位或更多位分辨率，而第二ADC152提供剩余的位数，例如8位或更多9位分辨率，以达到所需的总体ADC的分辨率。
在其他示例中，每个片段可以呈现3.2pF的电容，但是为产生热噪声而提供的总数模转换器总计为25.6pF，而DAC则并行工作。
可以看出，完成SAR转换的时间预计会比在残差DAC中设置单个DAC片段所需的时间更长。此外，仅在第一个ADC的SAR转换完成后才真正需要残差DAC的输出。这允许在两个或更多个SAR片段之间共享残差DAC的可能性。SAR片段可以以乒乓方式运行，以使其中一个在采样时大约是转换的一半。在这样的安排下，残差DAC必须在与每个SAR片段同时进行采样，但是在完成采样后立即可以用至少一半的输出字来对其进行预置。通过使用子ADC(例如Flash ADC)进一步增强了此方法的使用，以便快速执行比特试验的前几位或减少试验期间的信号摆幅。
图16示意性地图示了流水线架构的替代实施例，其中在ADC1 200内提供了两个快速ADC 330和332，并且每个快速ADC与8个DAC片段相关联。第一ADC 200以乒乓交错方式操作，因此异常小的失配仍可能导致附加采样音的产生。为了减轻这种情况，可以在每个残差DAC的多个片段之间对一个或多个片段进行混洗，以降低音调的风险。
图17示意性地示出了图16中的布置的时序图。可以看出，在图16和17中被指定为“A”和“B”的每个第一ADC彼此异相工作，使得当ADC“A”330在连续的“转换开始”信号之间的时间段TA中执行其获取，ADC“B”进行其比特试验，然后将其结果传递给残差放大器。在每个周期TA中，残差放大器将其时间延长大约一半，以放大来自与各个片ADC“A”和“B”相关联的残差DAC之一的残差，而其另一半则经历自动归零AZ，以便从中消除偏移误差。自动归零中使用的技术和方法是本领域技术人员众所周知的，因此在此无需描述。
尽管描述集中于呈开关电容器阵列形式的DAC片段，其可以同时充当采样电容器和数模转换器的主机，但是本发明的教导还可以应用于采样布置和DAC分开的电路布置，例如图3所示的布置。因此，图3的电路将被复制几次，以提供每个采样和DAC片段，但是采样电容器的尺寸将在每个片段中减小，并且每个片段将包括与其他片段的交叉耦合开关，从而电容器将并联连接以满足要求的噪声性能。
流水线中的级数可以在转换器的分辨率和分辨率之间变化。换句话说，流水线中的每个阶段都可以安排仅转换一位。本公开的教导仍将适用于这样的深度流水线布置，因为每个级的时间常数将被给定级的多个片段减少，该给定级的多个片段将并行地作用以提供所需的噪声性能。因此，本公开是高度灵活的，并且可以在需要DAC与基于电容器的采样电路相互作用的大量配置中使用。
交织比可以是2倍或更大。
图18示意性地示出了图16中所示的电路的布局平面图的实施例。DAC片段并行布置在与片段ADC相关联的比较器comp和与该级相关联的残差放大器RA之间。在此示例中，每组开关电容DAC中的一个片段被分配为片段ADC SADC。
如前所述，所有这些电路都可以在差分ADC装置220'中实现，如图19所示。这里，与+ve和-ve输入相关联的电容器阵列均向差分残差放大器230提供残差信号。
通常期望模数转换器能够以降低的功耗工作，例如由于其在电池供电的移动设备(例如，移动电话等)中使用。降低功耗的渴望已导致采用深亚微米处理器。反过来，这导致采用降低的电源电压，以便减小在增加的密集集成电路中的泄漏和功耗的影响。现在，对于电路设计人员而言，尝试将目标电源电压定为1至1.3伏特是相当普遍的。这些相对较低的电压的采用使得残差放大器230的设计越来越复杂。残差放大器通常提供为差分输入级(长尾对)配置，并通过电流源设置尾电流，有源负载提供合理的高增益。给定残差放大器的操作速度，通常也希望包括共源共栅级。可以看出，当设计人员必须提供足够的电压裕量来操作通常为电流镜一部分的尾电流发生器，有源负载并提供电压余量以将共源共栅级放置在电路内，则输入级的实际放大晶体管可以承受的电压摆幅被限制为非常有限。即使使用诸如折叠共源共栅级的技术来尝试减轻某些所需的净空，这也适用。有限的净空意味着必须适当地限制施加到残差放大器230的电压Vresidue并且使其处于减小的动态范围内。这减轻了在第一ADC转换器级内使用更长的位范围的可能性，从而相应地减少了残差，和/或减少了残差放大器内的增益。第二级ADC能够更改提供给残差DAC片段的一个或多个数字代码，从而能够调整残差以适合残差放大器的工作范围。
因此，可以使用多个采样DAC一起工作以产生改进的ADC，而不会牺牲噪声性能。
本文中的权利要求以适合于在USPTO提交的单一依存关系格式提出，但是应理解，出于允许多重从属权利要求的司法管辖区的目的，每项权利要求都可以依赖于任何先前相同类型的权利要求，除非这显然在技术上是不可行的。
例子
例子1是模数转换器的级，包括：耦合到具有第一时间常数的采集电路的模数转换器；和多个电路，每个电路包括：具有与所述第一时间常数基本相同的时间常数的采集电路；和数模转换器，用于基于所述模数转换器的数字输出接收相应的控制信号，并形成差分信号作为由所述采集电路保持的采样电压和所述数模转换器输出之间的差。
在例子2，根据例子1的级可任选地包括：到所述数模转换器的各个控制信号是可变的。
在例子3，根据例子1或2的级可任选地包括：所述多个电路的至少两个输出被组合
在例子4，根据例子1-3中任一项的级可任选地包括：所述多个电路的采集电路是采样电容器数模转换器。
在例子5，根据例子1-4中任一项的级可任选地包括：所述模数转换器包括形成第一采样数模转换器的开关电容器阵列。
在例子6，根据例子5的级可任选地包括：所述多个电路中的每个电路都包括这样的开关电容器阵列，该开关电容器阵列形成与所述第一采样数模转换器匹配的另外的采样数模转换器。
在例子7，根据例子6的级可任选地包括：所述多个电路的采样数模转换器由多个单位单元形成。
在例子8，根据例子1-7中任一项的级可任选地包括：在所述多个电路的至少一个中，所述采集电路是所述第一采样数模转换器的一部分，并连接到第一子数模转换器。
在例子9，根据例子1-8中任一项的级可任选地包括：数据操作块，用于接收所述模数转换器的数字输出并修改所述输出以将相应的控制字提供给所述多个电路中的数模转换器。
在例子10，根据例子1-9中任一项的级可任选地包括：对提供给所述多个电路的一个数模转换器的数字字的更新在时间上与对所述多个电路的一个数模转换器的更新的时间偏移。
在例子11，根据例子1-10中任一项的级可任选地包括：至少一个备用电路，该备用电路被布置为与其他电路中的其他电路交换。
在例子12，根据例子1-11中任一项的级可任选地包括：所述模数转换器包括闪存转换器。
在例子13，根据例子1-11中任一项的级可任选地包括：所述数转换器是流水线模数转换器，包括根据权利要求1所述的一个或多个级。
例子14是模数转换器，使用具有基本上匹配的采样时间常数的多个片段，这些片段可响应于由模数转换器形成的数字字的估计而一起操作，所述模数转换器包括至少一个但不是全部的片段以形成与单个片段的热噪声相比具有降低的热噪声的残差。
在例子15，根据例子14的模数转换器可任选地包括：所述片段由相同的采样数模转换器形成。
例子16是数模转换器(DAC)，包括多个基本相同的开关电容器DAC级，其中一个级适于充当主级，而至少两个其他级适于并联连接，以形成与任何单个片段的热噪声相比具有降低的热噪声的复合DAC输出。
在例子17，根据例子16的DAC可任选地包括：所述DAC级是采样DAC，可操作以对输入电压进行采样，并形成输出作为采样的输入电压和施加到所述DAC级的数字字的平均值的函数。
例子18是一种操作多个匹配的数模转换器片段以形成模数转换器结果和残差的方法，该方法包括：操作匹配的数模转换器片段之一以执行模数转换；和操作至少两个匹配的数模转换器片段以执行数模转换，从而在采样输入和采样输入的数字近似值之间形成差。
例子19是模数转换器。包括：多个采样数模转换器片段，其中对于第一电容器，电容器极板的面积除以第一片段中的极板间隔距离与第二片段中的对应电容器的面积相差第一比例，与所述第一片段中的第一电容器相关的晶体管开关的宽长比与所述第二片段中的对应晶体管的宽度与长宽比大体上相差第一比例。
例子20是多个采样数模转换器(DAC)片段，其中所述采样DAC片段包括：多个单位单元，每个单位单元包括各自的单位尺寸电容器和相关的单位尺寸晶体管开关，并且其中所述多个单位单元组合在一起以在所述采样DAC片段内形成加权电容器，并且其中所述采样DAC片段连接到共享输入节点以统一采样输入信号，并且可连接到共享输出节点以形成它们各自残差的平均值。
例子A是包括用于实现/执行本文描述的任何一种方法的装置的设备。
变体和实现
注意，以上参考附图讨论的活动适用于涉及处理模拟信号并将其使用一个或多个ADC转换为数字数据的任何集成电路。这些功能对于输入频率较高(例如，兆赫兹至千兆赫兹范围)的高速ADC可能特别有益。ADC可以适用于医疗系统、科学仪器、无线和有线通信系统(尤其是要求高采样率的系统)、雷达、工业过程控制、音频和视频设备、仪器以及其他使用ADC的系统。高速ADC所提供的性能水平特别适合要求苛刻的市场中的产品和系统，例如高速通信、医学成像、合成孔径雷达、数字波束形成通信系统、宽带通信系统、高性能成像和高级测试/测量系统(示波器)。
本公开包含可以执行本文描述的各种方法的设备。这样的设备可以包括由附图示出并且在本文中描述的电路。各种装置的部件可以包括电子电路，以执行本文描述的功能。该电路可以在模拟域、数字域或混合信号域中运行。在某些情况下，该装置的一个或多个部分可以由专门配置用于执行本文所述功能(例如，控制相关功能、时序相关功能)的处理器提供。在某些情况下，该处理器可以是带有ADC的片上处理器。处理器可以包括一个或多个专用组件，或者可以包括被配置为执行本文描述的功能的可编程逻辑门。在某些情况下，处理器可以被配置为通过执行存储在一个或多个非暂时性计算机介质上的一个或多个指令来执行本文所述的功能。
还必须注意，本文概述的所有规格、尺寸和关系(例如，处理器的数量、逻辑运算等)仅出于示例和教导的目的而提供。在不脱离本公开的精神或所附权利要求的范围(如果有)或本文描述的示例的情况下，可以对这些信息进行相当大的改变。这些规范仅适用于一个非限制性示例，因此，它们应照此解释。在前面的描述中，已经参考特定处理器和/或组件布置描述了示例实施例。在不脱离所附权利要求书(如果有的话)或本文描述的示例的范围的情况下，可以对这些实施例进行各种修改和改变。因此，说明书和附图应被认为是说明性的而不是限制性的。
注意，利用本文提供的众多示例，可以根据两个、三个、四个或更多个电气部件或部分来描述相互作用。但是，这样做只是出于清楚和示例的目的。应当理解，可以以任何合适的方式来合并系统。沿着类似的设计替代方案，附图中任何示出的组件、模块、框和元件可以以各种可能的配置进行组合，所有这些显然都在本说明书的广泛范围内。在某些情况下，仅参考有限数量的电气元件来描述一组给定流程的一个或多个功能可能会更容易。应当理解，附图的电路及其教导易于扩展，并且可以容纳大量的组件，以及更复杂/复杂的布置和配置。因此，提供的示例不应限制范围或抑制可能潜在地应用于无数其他架构的电子电路的广泛教导。
注意，在本说明书中，对“一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“某些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元素、结构、模块、组件、步骤、操作、特征、)的引用旨在表示任何这样的特征都包括在本公开的一个或多个实施例中，但是可以或可以不必在相同的实施例中组合。同样重要的是要注意，本文描述的功能仅示出了可以由附图中示出的系统/电路执行或在附图中示出的系统/电路内执行的一些可能功能。这些操作中的一些可以在适当的地方被删除或去除，或者可以在不脱离本公开的范围的情况下对这些操作进行相当大的修改或改变。另外，这些操作的时间安排可能会大大改变。为了示例和讨论的目的已经提供了前面的操作流程。本文描述的实施例提供了很大的灵活性，因为在不脱离本公开的教导的情况下可以提供任何合适的布置、时序、配置和定时机制。本领域技术人员可以确定许多其他改变、替换、变化、变更和修改，并且意图是本公开涵盖落入所附权利要求书(如果有)或本文描述的示例的范围内的所有这样的改变、替换、变化、变更和修改。注意，上述装置的所有可选特征也可以相对于本文描述的方法或过程来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。

Claims (22)

1.模数转换器的级，包括：
耦合到具有第一时间常数的采集电路的模数转换器；和
多个电路，每个电路包括：具有与所述第一时间常数基本相同的时间常数的采集电路；和数模转换器，用于基于所述模数转换器的数字输出接收相应的控制信号，并形成差分信号作为由所述采集电路保持的采样电压和所述数模转换器输出之间的差。
2.根据权利要求1所述的级，其中到所述数模转换器的各个控制信号是可变的。
3.根据权利要求1所述的级，其中所述多个电路的至少两个输出被组合。
4.根据权利要求1所述的级，其中所述多个电路的采集电路是采样电容器数模转换器。
5.根据权利要求1所述的级，其中所述模数转换器包括形成第一采样数模转换器的开关电容器阵列。
6.根据权利要求5所述的级，其中所述多个电路中的每个电路都包括这样的开关电容器阵列，该开关电容器阵列形成与所述第一采样数模转换器匹配的另外的采样数模转换器。
7.根据权利要求6所述的级，其中所述多个电路的采样数模转换器由多个单位单元形成。
8.根据权利要求1所述的级，其中在所述多个电路的至少一个中，所述采集电路是所述第一采样数模转换器的一部分，并连接到第一子数模转换器。
9.根据权利要求1所述的级，还包括数据操作块，用于接收所述模数转换器的数字输出并修改所述输出以将相应的控制字提供给所述多个电路中的数模转换器。
10.根据权利要求1所述的级，其中对提供给所述多个电路的一个数模转换器的数字字的更新在时间上与对所述多个电路的一个数模转换器的更新的时间偏移。
11.根据权利要求1所述的级，还包括至少一个备用电路，该备用电路被布置为与其他电路中的其他电路交换。
12.根据权利要求1所述的级，其中所述模数转换器包括闪存转换器。
13.根据权利要求1所述的级，其中所述数转换器是流水线模数转换器，包括根据权利要求1所述的一个或多个级。
14.模数转换器，使用具有基本上匹配的采样时间常数的多个片段，这些片段可响应于由模数转换器形成的数字字的估计而一起操作，所述模数转换器包括至少一个但不是全部的片段以形成与单个片段的热噪声相比具有降低的热噪声的残差。
15.根据权利要求14所述的模数转换器，其中所述片段由相同的采样数模转换器形成。
16.数模转换器(DAC)，包括多个基本相同的开关电容器DAC级，其中一个级适于充当主级，而至少两个其他级适于并联连接，以形成与任何单个片段的热噪声相比具有降低的热噪声的复合DAC输出。
17.根据权利要求16所述的DAC，其中所述DAC级是采样DAC，可操作以对输入电压进行采样，并形成输出作为采样的输入电压和施加到所述DAC级的数字字的平均值的函数。
18.一种操作多个匹配的数模转换器片段以形成模数转换器结果和残差的方法，该方法包括：
操作匹配的数模转换器片段之一以执行模数转换；和
操作至少两个匹配的数模转换器片段以执行数模转换，从而在采样输入和采样输入的数字近似值之间形成差。
19.模数转换器，包括：
多个采样数模转换器片段，其中对于第一电容器，电容器极板的面积除以第一片段中的极板间隔距离与第二片段中的对应电容器的面积相差第一比例，与所述第一片段中的第一电容器相关的晶体管开关的宽长比与所述第二片段中的对应晶体管的宽度与长宽比大体上相差第一比例。
20.多个采样数模转换器(DAC)片段，其中所述采样DAC片段包括：
多个单位单元，每个单位单元包括各自的单位尺寸电容器和相关的单位尺寸晶体管开关，并且其中所述多个单位单元组合在一起以在所述采样DAC片段内形成加权电容器，并且其中所述采样DAC片段连接到共享输入节点以统一采样输入信号，并且可连接到共享输出节点以形成它们各自残差的平均值。
21.根据权利要求1所述的模数转换器的级，并且还包括缓冲放大器，可选择性地连接至数模转换器，以在该级的操作的第一阶段期间将由所述缓冲放大器产生的内部参考信号提供给所述数模转换器，该级还包括开关电路，以在该级的操作的第二阶段期间，将由外部基准源产生的外部基准信号提供给数模转换器，以代替所述内部基准信号。
22.一种用于高速模数转换器(ADC)的集成参考电压源电路，该参考电压源电路包括：
输入节点，在使用中接收外部参考电压信号Vref；
缓冲放大器在其信号输入的第一个处接收所述外部参考电压信号Vref，并将该Vref信号提供给所述模数转换器的参考输入；
开关电路，被布置为选择地将Vref_内部节点切换到所述输入节点，以直接而不是通过所述缓冲放大器来接收所述外部参考电压信号Vref；
其中在参考输入处需要参考信号的ADC的操作阶段之前，所述开关电路首先在操作的第一阶段进行操作，以使所述Vref_内部节点与外部参考信号Vref断开连接，并将其连接到所述放大器的输出节点，从而所述缓冲放大器将电荷提供给所述Vref_内部节点以使其达到或保持在Vref，并且然后其次，所述开关电路在第一阶段之后的第二工作阶段期间操作，以将所述Vref_内部节点连接到所述输入节点，从而直接接收所述外部参考电压信号Vref，并使所述放大器与所述Vref_内部节点断开连接。
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