CN107017884A - 模数转换器的低噪声精密输入阶段 - Google Patents

Abstract

本公开涉及模数转换器的低噪声精密输入阶段。模数转换器(ADC)的输入级包括：至少一个采样电容器(SC)，用于采样获取阶段中的输入信号；电容增益放大器(CGA)，用于提供输入信号到SC；和带宽控制装置。带宽控制装置被配置为确保：该SC在获取阶段的第一部分期间具有第一带宽，在所述获取阶段的随后第二部分具有第二带宽，该第二带宽小于第一带宽。在这种方式下，首先，输入信号在更高第一带宽采样，允许采取使用高带宽CGA以尽量减少对SC沉降误差，并且，接着，在同一采集阶段的第二部分期间，输入信号在较低的第二带宽采样，有利地减小从使用高带宽CGA产生的噪声。

Description

模数转换器的低噪声精密输入阶段

相关申请的交叉引用

本申请要求申请于2015年10月26日提交、标题为“LOW NOISE PRECISION INPUTSTAGE FOR ANALOG-TO-DIGITAL CONVERTERS”的美国临时专利申请号62/246488的权益和优先权，它的整体通过引用并入本文。

技术领域

本发明涉及集成电路领域，尤其涉及用于模数转换器的低噪声精度输入级。

背景技术

在许多电子应用中，将模拟输入信号转换为数字输出信号(例如，用于进一步的数字信号处理)。例如，在精度测量系统中，电子装置被设置有一个或多个传感器以进行测量，并且这些传感器可产生模拟信号。然后，该模拟信号被提供给模数转换器(ADC)作为输入，以产生用于进一步处理的数字输出信号。在另一实例中，基于在空气中携带信息/信号的电磁波，天线产生模拟信号。然后，由天线产生的模拟信号被作为输入提供到ADC，以产生用于进一步处理的数字输出信号。

ADC可以用于许多地方，如宽带通信系统，音响系统，接收器系统等。ADC可以转换表示现实世界的现象的模拟电信号，例如，光，声，温度或压力，用于进行数据处理的目的的。设计ADC是不平凡的任务，因为每个应用可具有在性能，功耗，成本和尺寸上的不同需求。ADC被应用在广泛的应用，包括通信，能源，医疗，仪器仪表和计量，电机和电源控制，工业自动化及航天/国防。由于需要ADC的应用增长，需要准确而可靠的转换性能也随之增加。

发明内容

本公开内容的实施例提供用于实现用于具有低噪声、低功率以及高精度的ADC的输入级的系统和方法。

本公开内容的一个方面提供了可被认为是ADC的输入级的系统，所述输入级系统包括至少一个采样电容器，被配置成采样获取阶段的输入信号；电容性增益放大器(系统CGA)，其可以是可编程或固定增益放大器，被配置为提供所述输入信号到采样电容；以及带宽控制装置，配置成控制该采样电容器在获取阶段的第一部分期间具有第一带宽并且该采样电容器在所述获取阶段的第二部分具有第二带宽，所述部分在相同获取阶段的第一部分之后，所述第二带宽小于所述第一带宽。

本公开内容的另一方面提供一种操作ADC输入级的方法，其包括配置成采样获取阶段中输入信号的至少一个采样电容器以及被配置为提供所述输入信号到采样电容器的CGA。该方法包括：确保所述采样电容器在获取阶段的第一部分期间具有第一带宽，并确保采样电容器在所述获取阶段的第二部分期间具有第二带宽，所述第二部分在所述同一获取阶段的第一部分之后，所述第二带宽小于所述第一带宽。

本公开的实施例基于洞察：使用电容放大器向上增益输入信号，然后在采样用于转换特定的模拟输入值完成之前过滤。'动态'过滤用来允许在第一高带宽相位期间准确稳定。随后的低带宽模式然后降低采样噪声功率。电容放大器可以很容易经修改以接收DAC输入，因此可以实现在很多ADC架构上发现的关键输入求和点，诸如例如管道、Σ-Δ等。

如将被本领域技术人员可以理解地，本公开的方面可以体现在各种方式-例如作为一种方法，系统，计算机程序产品或计算机可读存储介质。因此，本公开的方面可采取完全硬件实施例，完全软件实施例(包括固件，驻留软件，微代码等)，或者组合软件和硬件方面的实施例的形式，可以全部通常被称为本文为“电路”，“模块”或“系统”。本公开中描述的功能可以被实现为通过一个或多个处理单元执行的算法，例如一个或多个计算机的一个或多个微处理器。在各种实施例中，本文描述的方法的不同步骤和每个步骤的部分可以由不同的处理单元来执行。此外，本公开内容的各方面可以采取体现在一个或多个计算机可读介质，优选非临时性的计算机程序产品的形式，具有计算机可读程序代码体现的，例如存储在其上。在各种实施例中，这种计算机程序可以例如被下载(更新)到现有的设备和系统(例如，以现有的CGA，ADC或/和它们的控制器等)或在制造这些装置的存储和系统。

从以下的描述以及权利要求，本发明的其它特征和优点是显而易见的。

附图说明

参考下面的描述，结合附图考虑，提供对本公开内容和特征和优点的更完整的理解，其中，类似的参考数字表示相同的部件，其中：

图1示出了根据本公开的一些实施例，ADC的输入级；

图2示出根据本公开的一些实施例，用于实现CGA ADC的输入级的定时图；

图3示出根据本公开的一些实施例的第一和第二采集带宽；

图4示出根据本公开的一些实施例，具有求和点的ADC的输入级，；

图5示出根据本公开的一些实施例，具有共模采样的ADC的输入级，；

图6示出根据本公开的一些实施例，用于图5中所示的输入级的定时图；

图7示出根据本公开的一些实施例，具有共同模式采样的ADC的低噪声精密求和结点；

图8示出根据本公开的一些实施例，具有另一种共模采样方案的ADC的低噪声精密求和结点；

图9示出根据本公开的一些实施例，具有两个后端ADC的输入级；

图10示出根据本公开的一些实施例，用于图9中所示的输入级的定时图；

图11示出根据本公开的一些实施例，用于低噪声精度输入级的替代动态滤波器；

图12示出根据本公开的一些实施例，用作图11中所示的放大器A 1的可变带宽放大器；

图13示出根据本公开的一些实施例，可以替代性的共模采样方案的输入级；和

图14示出根据本公开的一些实施例，用于在图13所示的输入级的定时图。

具体实施方式

模数转换器(ADC)的基础

模数转换器(ADC)是将由模拟信号携带的连续物理量转换为代表该量的幅值(或携带该数字的数字信号)的数字的电子设备。该转换涉及模拟输入信号的量化，所以转换通常引入小量误差。典型的量化通过模拟输入信号的周期采样产生。结果是数字值序列(即，数字信号)，其将连续时间和连续振幅的模拟输入信号转换到离散时间和离散幅度的数字信号。

存在许多类型的ADC技术，诸如闪速，Σ-Δ，逐次逼近例程转换器等。这些不同风格转换器可组合使用。在一些转换器拓扑中，在数转换发生之前，输入信号被采样到电容器，或通常称为“采样电容器”的电容器阵列。在采样操作中，电荷在采样电容器和驱动该采样电容器的电路之间交换，以使采样电容器被充电到对应于此时输入信号的值的电压。驱动电路通常具有阻抗，使得其花费时间来充电和放电采样电容器到其正确的电压。诸如“收集/获得相位”或“采样相位”的术语可用于描述阶段，即时间段，连接到其接收的输入信号的输入节点的采样电容器被充电到对应于输入电压的电压。换句话说，“获取阶段”或“采样阶段”是指当采样电容器采样的模拟输入信号，以将模拟输入信号转换成数字输出信号的时间段。术语“采样”和“获取阶段”可以互换使用指的是：一定时间内，连接到采样或获得输入信号的输入节点的一个或多个采样电容器的动作。获取阶段之后，其可以，但不必须立即连续(即可以或可以不被连续地进行)通常被称为“转化阶段”的阶段，其中通过比较累积在采样电容器上的的与一个或多个基准电压值，在采样电容器采样的输入信号的模拟值被转换为数字值。在采集和用于转换模拟输入值的转换阶段完成后，反复进行下一个模拟输入值的上述处理。

ADC通常由以下的应用要求来定义：其带宽(即，可以适当地转换为数字信号的模拟信号的频率范围)，其分辨率(最大的模拟信号可划分并在数字信号表示的离散电平)，它的信噪比(ADC能够如何精确地测量相对于所述ADC引入的噪声信号)，以及它的动态范围(最小可分辨步长，和最大和最小可能输入之间的比)。ADC具有许多不同的设计，其可根据应用的要求进行选择。

ADC的可编程增益放大器

可编程增益放大器(PGA)是电子放大器，其增益由外部数字或模拟电路来控制。

电容PGA是电子放大器，包括耦合到放大器的共模输入的多个输入电容器，以及耦合到放大器的输出的多个反馈电容器。

低噪音、低功耗和高精度CPGAs可以用斩波差分放大器，电容作为反馈元件，其中“斩波”一词用于描述CPGA在由斩波时钟给定的速率输入和输出的极性的交换(即，互换)。CPGA的输入(输出)的极性交换等同于CPGA的输入信号(输出信号)相乘+1，-1，+1，-1，...顺序，它通常进行以CPGA扩增直流和低频信号。这种类型CPGA描述在美国专利7795960号中，该申请的公开内容以其整体并入本文。

CPGAs本身是低噪音，因为在CPGA中的唯一噪声源是放大器。电容器基本上无噪声。电容器不转换DC信号，因此，输入斩波电路将输入DC信号转换为方波。方波通过具有电容反馈的放大器向上增益。输出斩波电路放大的方波解调回向上增益的DC信号。可实现低噪音，因为电容无噪音，因此差分放大器是PGA的唯一噪声源。增益准确地由电容的比例定义，这是稳定的，并且可以在集成电路(“IC”)的制造工艺中很好地控制。可编程增益可通过改变电容器的值来实现，例如通过切换电容进或出一组电容器的放大器电路。

PGA可在ADC内使用，以增加ADC的动态范围。

对于高准确度的ADC系统，高带宽CPGA期望，以最小化ADC的采样电容器的沉降误差，沉降误差通常指的是由采集阶段的有限持续时间引起的残余误差。通常，CPGA将需要一些时间以将ADC采样电容器充电到给定的精确度。对于采集阶段的给定持续时间，CPGA的带宽越高，沉降误差越小，因此精度越高。然而，虽然CPGA自身是噪声低，用CPGA直接驱动ADC不一定产生最低的噪声。事实上，采用高带宽CPGA有由ADC采样的噪声大幅增加的不良后果。一个原因在于：在CPGA的输入总是有宽带宽噪声，或者由CPGA的放大器或者由CPGA之前的电路生成。热噪声是不可避免的宽频带噪声的示例。除了向上增益提供到ADC的采样阶段所需的信号，该噪声也由CPGA的增益增加，和在采样级的采样电容器被采样，从而产生被采样的大噪声。ADC的采样操作会导致噪音的折叠成奈奎斯特频带。噪声折叠的数量正比于CPGA的带宽和ADC的采样频率之间的比例。

类似的考虑适用于不可编程的电容式增益放大器，即固定增益。因此，尽管本公开的实施例特别适用于CPGA，它们同样适用于固定增益CGA。

ADC的提出低噪声精密输入级

使用CGA驱动ADC(如上所述)的不希望结果可以通过在两个不同带宽采样在单个获取相输入信号缓解。首先，输入信号在更高的第一带宽采样，允许采取使用高带宽CGA以尽量减少对采样电容器的沉降误差。接着，在同一采集阶段的第二部分，输入信号在较低的第二带宽采样，有利地过滤掉或至少减少使用高带宽CGA而产生的噪声。

因此，本公开的一个方面提供了ADC，包括：至少一个采样电容器，配置成在获取阶段对输入采样的信号；电容性可编程增益放大器(CGA)，配置成提供所述输入信号到采样电容器；和带宽控制装置，配置成控制该采样电容器在获取阶段的第一部分期间具有第一带宽，和采样电容器在所述获取阶段的第二部分具有第二带宽，所述部分在同样获取阶段的第一部分之后，所述第二带宽小于所述第一带宽。

如本文所用，术语“采样电容器的带宽”用于描述从CGA的输入到采样电容器的端子的传递函数的带宽。这不同于“ADC的带宽”，它是指ADC可以适当地转换成数字信号的模拟信号的频率范围。限制从第一带宽到小于所述第一带宽的第二带宽的采样电容器的带宽有效地改变CGA的噪声带宽，其提供输入信号到采样电容器。换句话说，在特定的获取阶段，从第一带宽到第二带宽限制采样电容器的带宽有效地改变由采样电容器采样的CGA提供的输入信号的带宽(即，带宽在单次采集期间改变)。

图1示出根据本公开的一些实施例的输入级100的ADC。如图1所示，该输入级包括电容性可编程增益放大器(CGA)102，随后是被配置成动态地改变采样电容器的带宽的动态滤波器，如本文所述。

该CGA 102可在输入节点Vip，Vin104接收差分输入(为了不弄乱在附图中提供的附图，对差分组件的参考标号仅示出在一侧上-例如标号104仅指向Vip，而不是Vin，即使它是指两者)。CGA 102可包括差分放大器A1 106，一对可变输入电容Cin、Cip 108，一对可变反馈电容器Cfn，Cfp110和两个斩波开关电路ch1 112和ch2 114。第一斩波电路112可以设置在到CGA 102的输入，第二斩波电路114设置在CGA 114的输出。斩波电路112和114的功能的更详细描述被参照图5提供下面，示出类似的斩波电路512、514。如下面参照图5描述地，斩波电路112和114包括由控制信号CH和CHB控制的开关，其中控制信号CH在图2中所示。

电容器Csn和Csp 116表示ADC的输入采样上限，和可以包括采样电容器的阵列或成为其中的一部分(在图1中未具体示出)。

为了同时提供高精确度和低噪声，图1的输入状态利用动态滤波器，其中，在图1中示出的示例性实施例中，可以通过提供与每个采样电容器串联的电阻器的低通RC滤波器实现，如示于图1，电阻Rn、Rp 118中的一个串联相应的采样电容器Csn，Csp 116之一(即，Rn串联Cs，Rp串联Csp)。

图1还示出开关装置p1 120和slugb 122，配置为如下所述进行操作，以便在获取阶段来改变采样电容器的带宽。电阻器Rn、Rp118和开关p1 120和slugb 122可以一起被视为带宽控制装置的示例，经配置以确保采样电容器Csn，Csp 116在获取阶段的第一部分具有第一带宽，用于转换特定的输入值，并且在相同的获取阶段的第二部分期间具有第二带宽。本领域的普通技术人员将容易认识到：在其他实施例中，被配置在单个获取阶段确保减少采样电容器的带宽的带宽控制装置可以不同的方式实现，因此，所有这些实现是在本公开内容的范围之内。

输入级100还可以包括控制器(图1中未示出)，即产生控制信号CH，P1和SLUGB到CGA 102，例如响应于外部定时信号，诸如时钟信号CLK。

图2示出了根据本公开的一些实施例，用于实施CGA的ADC的输入级的定时图，例如图1中所示的输入级100。图2示出控制信号SLUGB，P1和CH，分别用于斩波电路112和114的开关slugb 122，开关p1 120，和开关ch。

如图2的时序图所示，ADC输入电容器中的采样/获取阶段202(控制信号P1为高)被划分为两个子阶段。

在获取阶段202的第一子阶段中，在图2中指示为子阶段202-1，控制信号P1为高(即，开关p1闭合)和控制信号SLUGB是高(即，开关slugb是关闭)。在该初始子阶段，在图1中所示的电阻器Rn和Rp被短路，和输入采样电容器Csp和Csp准确充电到CGA Vop和Von 124的输出电压。在该子阶段，由ADC采样电容器Csp和Csn装载的带宽CGA很高，对应于宽采集带宽BW1 302-1，使用图3所示的传递函数示意性地示出。这意味着：最多频率带宽BW1的信号和噪声分量向上增益CGA增益，并跨采样电容Csp和Csn的终端应用。

在图3中，G0是从采样电容器端子的CGA输入的DC增益。

在获取阶段202的第二子阶段，在图2中指示为子阶段202-2，控制信号P1为高(即，开关p1闭合)和控制信号SLUGB是低(即，开关slugb是打开)。在该第二子阶段，与采样电容器Csp和Csn串联的电阻器Rn和Rp实现低通RC滤波器，减小采样电容器的带宽。最高可达频率BW2302-2的仅仅信号分量(包括噪声分量)同样在图3中示意性地示出，现在被放大并施加到采样电容器Csp和Csn。这减少了噪声对Csp和Csn采样量。其结果是，电容Csp和Csn电压可以是由CGA向上增益的输入信号的低噪声和准确表示。

在图3的时序图中，控制信号“CH”定义斩电路112和114的状态。当控制信号CH高时，斩波电路让信号直通，当控制信号CH低时，斩波电路交换信号的极性。

许多ADC架构(包括管道和西格玛德尔塔)要求产生输入和DAC信号之间的差的功能块的执行。通过简单地增加如示于图4的第二对电容器，图1的输入级可以方便地修改以实现这样的功能。

注意，通过在多个子电容器的分裂Cdacp和Cdacn，DAC本身可以方便地作为电容式DAC实施。

图4中示出的修改输入级400包括输入级100的所有元件，封闭在参考标号100指示的虚线框，以及差分DAC输入Vdacp、Vdacn 402，附加斩波电路404，和一对附加电容器Cdacp、Cdacn 406。如图4所示，电容器Cdacp，Cdacn 406的每一个的端子被连接到斩波电路404，而另一个端子连接到差分放大器106的一个输入端。

定义DAC电容Cdac为Cdac＝Cdacp＝Cdacn，输入电容Ci为Ci＝Cip＝Cin和反馈电容的Cf Cf＝Cfp＝Cfn，如果放大器A1的收益非常大(最好是无限的)，它可以证明：

Vop-Von＝Ci/Cf(Vip-Vin)-Cdac/Cf(Vdacp-Vdacn)

修改的输入级400的操作类似于输入级100的操作，唯一的区别在于：CGA输出(Vop-Von)现在由(Vip-Vin)输入电压之间的差给定，由因子Ci/Cf增益，和DAC电压(Vdacp-Vdacn)，由Cdac/Cf增益。

许多不同的方式存在，以实现可用于在单次采集阶段从BW1到BW2动态地改变采样电容器的带宽动态滤波器。其中的一些描述在美国专利7936297B2，Hurrell和al.“模数转换器”，其中的公开内容以其整体并入本文。

此外，CGA不自然限定在差分放大器的输入端呈现的电压的共同模式，其应匹配放大器本身的共模。设置该电压的一种方法涉及包括额外的电路，这通常涉及很大的电阻。这个方法并不总是合适的，因为它在本质上较慢并引入了额外的噪声。在放大器的输入限定共模电压的另一种方法描述在美国专利8791754中，C.Lyden等人，“Programmable gainamplifier with common mode sampling”，公开内容也在此全文并入。这种方法可用于获取阶段具有带宽控制装置的输入级，如本文所述，例如在图1中示出的输入级100。

图1示出用于定义CGA的共模电路的实现的更详细示意图示于图5中的输入级500。输入级500包括CGA 502，这是图1中示出的CGA 102的变形，因此，除非另有说明，相对于图1提供的元件描述也适用于图5的元件，简明起见，不再重复。此外，指本文中所呈现图中的元件的相同标号指示相同的元件，不再重复描述-例如图5中所示的输入节点Vip、Vin504类似于图1中所示的输入节点Vip、Vin 104及如上所述，图5中所示的差分放大器506类似于图1中所示的差动放大器106及如上所述，等。图5还示出了分别在开关级的CGA 502的输入和输出的斩波电路512、514。斩波电路512，514可被用作图1中所示的输入级中的斩波电路112、114。更进一步，除非另有说明，提供以下参照说明图5也适用于图1的类似元件。

如图5所示，CGA可以包括差分放大器A1 506，一对可变输入电容器录Cip、Cin508，一对可变反馈电容器Cfn、Cfp 510，和两个斩波开关电路512、514。第一斩波电路512可以提供在PGA 502的输入，并且第二斩波电路514可以提供在PGA 502的输出。

如图5所示，第一斩波电路512可以分别连接PGA 502的一对差分输入端子Vip、Vin504到输入电容器的第一端子Cip、Cin 508(称为“输入端子”，为了方便)。输入电容器Cip、Cin 508(“输出端”)的输出端可以分别连接到放大器A1 506的输入端532，534。反馈电容Cfn、Cfp510每一个可以耦合在放大器A1的相应输出536、538和放大器A1的相应输入532、534之间的反馈结构。放大器输出536，538可以耦合到第二斩波电路514的输入。第二斩波电路514的输出可以耦合到PGA 502的输出端子Von、Vop 524，并且进一步到ADC 560。

斩波电路512，514可以配置有关放大器A1的信号流的方向。斩波电路512，514的每个可包括选择性地将各自电路的输入端连接到它的输出端的开关的阵列。具体而言，第一斩波电路512可以包括两对开关-开关ch 526和chb 528-分别由在图6所示的控制信号“CH”和“CHB”控制。如图5所示，ch开关526中的一个可将Cip电容器的输入端连接到Vip端子，另一ch开关526可将Cin的输入端连接至Vin端子。chb开关528中的一个可以将Cip电容的输入端子连接至Vin端子，和其他chb开关528可将输入端CIN的输入端连接到Vip端子。在PGA502(下文描述)的操作的斩波阶段，开关ch526和chb528的CH和CHB控制信号分别可以操作，使得当一个是高时，另一种是低。控制信号CH和CHB可在同一时间低，因为它们可以是非重叠的，例如在操作的DCMS阶段。因此，CH和CHB可被视为互补的非重叠时钟。

类似地，第二斩波电路514可以包括两对开关，示为开关546，548，分别由控制信号CH或CHB控，该控制信号分别类似于或相同于开关526，528的控制信号CH和CHB。如图5所示，开关546中的一个可以连接放大器A1的输出端536到Von端子524，和另一ch开关546可将放大器A1的输出端538连接到VOP终端524。chb开关548中的一个可将输出端536连接到Vop端子，和其他chb开关548可将输出端538连接到Von终端。

电容器Cip、Cin 508以及电容器Cfn、Cfp 510可以是可变电容器。也就是说，每个电容器Cip或Cin 508和Cfn或Cfp 510可包括开关电容器器件阵列(未示出)。在操作过程中，输入电容录Cip、Cin 508可被设置为彼此具有相等的电容，和反馈电容器Cfn、Cfp 510可以被设置为彼此具有相等的电容。但是，输入电容器Cip/Cin和反馈电容器Cfn/Cfp之间的电容比可通过控制信号(未示出)来控制，以提供在PGA 502的可编程增益。

PGA 502不同于图1的PGA 502，在于：PGA 102可以包括一对电压源Vicm 530和Vcma 540，通过相应的采样开关SMPL 550和SMP 552耦合到输入电容器录Cip、Cin 508。电压Vicm 530可以在Vip、Vin端子504被设置为PGA 502的差分信号输入的共模电压。Vicm电压源可以通过一对开关smpl 550耦合到输入电容器录Cip、Cin 508的输入端，其响应于第一控制信号SMPL关闭。电压Vcma可以被设置到放大器A1的输入共模电压。所述Vcma电压源经由第二开关SMP 552可耦合到放大器A1的输入端子532，534(同时，输入电容器的输出端子Cip、Cin 508)，其响应于第二控制信号的SMP关闭。

输入级500可进一步包括控制器570，例如响应于外部定时信号(诸如时钟信号CLK)，其产生控制信号SMP，SMPL，CH，CHB，P1和SLUGB到PGA 502。

图6是根据本发明的实施例的PGA 502的时序图说明操作。如图所示，PGA 502的操作可发生在多个阶段，表示“CMS”，“CHP1”，“CHP2”和可选阶段，标有“DCMS”。在CMS阶段，共模采样阶段，PGA 502可捕获共模电压Vicm和Vcma。smp开关552和smpl开关550可以关闭(SMP和SMPL控制信号为高)，其可连接Vicm的输入电容器Cip、Cin 508和电容器Cip、Cin508的输出端子到Vcma。斩波电路512、514的开关可在CMS阶段保持打开(控制信号CH和CHB为低)。因此，每个电容器录Cip、Cin508可以存储电压(分别，Vcip，Vcin)，表示两个域的共模电压之间的差：V_Cin＝V_Cip＝Vicm-Vcma。采样操作可限定放大器A1的放大器输入共模，并在操作的其他阶段保留在放大器的输入端532、534持续的共模电压。

在第一斩波阶段(CHP1)，斩波电路512，514可被激活(CH控制信号为高)，和采样开关smp 552，SMPL 550可以被打开(SMP和SMPL控制信号为低)。共模电压源Vicm，Vcma可以由样本开关smp 552，smpl 550从输入电容器录Cip、Cin 508断开。在该阶段CH控制信号太高可导致在斩波电路512中的相关开关ch 526被关闭，从而将在Vip输入的输入信号连接到输入电容器Cip，和在Vin输入的输入信号到输入电容器Cin。CH控制信号也可引起斩波电路514中其相关联的开关546被关闭，其可以将反馈电容器Cfn连接到输出端子Von和反馈电容器Cfp连接到输出端Vop。以这种方式配置，基于输入电容器Cip/Cin到放大器反馈电容器Cfn/Cfp的比，PGA 502可以放大呈现为输入电压Vip，Vin 504的差分输入信号。

到Vip、Vin端子504的输入差分信号可以关于PGA的前身电路(未示出)的共模电压Vicm变化。向输入电容Cip、Cin 508应用差动信号可导致对应电压被施加到放大器A1的输入端532，534，但移位到放大器A1的共模电压Vcma，由于在CMS阶段在输入电容器Cip、Cin508上采样的电压。

在第二斩波阶段(CHP2)，斩波电路512，514的配置可以颠倒。样本开关smp 552，smpl 550可保持打开，保持共模电压源Vicm，Vcma从输入电容器Cip，Cin 508断开。CHB控制信号可导致在斩波电路512其相关的开关chb 528被关闭，从而在输入Vip的信号连接到输入电容器Cin，和在输入Vin信号连接到输入电容器Cip。以这种方式，斩波电路512反转PGA输入信号到放大器A1的输入端子532、534的分布(当PGA 502从CHP1阶段转换到CHP2阶段)，并再次反转分布(当PGA 502从CHP2阶段过渡到CHP1阶段)。

CHB控制信号可导致在斩波电路514中其相关的开关chb 548将也被关闭，这可将放大器输出端536连接到输出端Vop，以及放大器输出端538到输出端子Von。和第一斩波电路512一样，第二斩波电路514可反转从放大器A1的输出端子536、538到输出端子Von、Vop的电压分布(当PGA从CHP1阶段502转换到CHP2阶段)，并再次反转它们(当PGA 502从CHP2阶段过渡到CHP1阶段)。尽管如此，基于所述输入电容器Cip/Cin到放大器反馈电容器Cfn/Cfp的比，PGA 502放大呈现为输入电压Vip，Vin的504的差分输入信号。

和CHP1阶段相同，在CHP2阶段中，输入电压Vip，Vin 504可关于共模电压VICM PGA的前身电路的变化(未示出)。向输入电容Cin、Cip 508应用Vip，Vin504输入电压可导致对应的电压被施加到放大器A1的输入，但转移到放大器A1的共模电压Vcma，由于在CMS阶段，在输入电容器Cip、Cin 508采样的电压。因此，在PGA 502可以在CMS阶段执行采样操作，其在匹配放大器的共同模式的操作阶段CHP1、CHP2，可定义呈现给放大器A1的输入信号的共模。

在一些情况下，CHP2阶段可紧跟CHP1阶段。任选地，然而，可以连续斩波阶段之间引入“虚设共模采样”阶段(DCMS)。DCMS阶段可在操作过程中提供放大器输出信号的对称性。在DCMS阶段，SMPL信号可导致输入电容器Cip和Cin的输入侧板连接到Vicm。关闭smpl开关550(SMPL控制信号高-如示于图6)可致放大器输出变为零(忽略A1偏移)，其可引起在CHP2阶段的开始的输出电压具有如在CHP1阶段的开始的相同初始条件。如图6所示，在DCMS阶段，SMP信号可以保持其相关联的开关打开，那些连接到Vcma。在这种情况下，没有采样操作发生在DCMS阶段，因此，对电容不需要引入额外的热噪声(kT/C噪声)到PGA。在阶段CHP2结束时，新的CMS阶段可以跟着，和定时图可以重复。

在另一个实施例中，CMS采样阶段可以后跟多个斩波阶段(CHP1，CHP2)。可以在连续斩波阶段CHP2，CHP1之间引入了虚设共模采样相位DCMS，用于输出信号中更好的对称性。然而，如果共模在第一CHP2阶段之后重新采样，电路502的共模响应可以最快。此外，在CMS阶段捕获的kT/C噪声在斩波频率被上转换，其可以通过后处理数字滤波器被过滤掉。

现在，对于图5的输入级描述根据本公开的实施例的带宽控制的操作。如图6所示，在采样/获取阶段CHP1(在获取阶段的第一部分)的开始，时钟SLUGB高(开关slugb 522闭合)，其短路串联ADC 560的采样帽Csp和Csm 516的电阻518。这允许快速稳定/获取CGAVon，Vop524在ADC的采样帽516的输出。在发生快速采集之后，SLUBG变低，在相同的获取阶段CHP1的第二部分，添加和每个采样帽CSP和CSM 516串联的电阻器518。电阻器518降低了ADC采样网络的带宽，并因此大大衰减CGA 502或CGA 502前面的任何电路的噪声。因此，在P1的下降沿，CGA输出的精确和低噪声表示被采样到ADC输入采样帽Csp和Csm。采样的电压然后由ADC电路(未示出)处理，并提供到可选的数字滤波器580中CHP2发生同样的情况。

应当注意，ADC电路需要一些有限的时间来处理采样的电压。该处理会出现，而P1在斩波阶段较低。在图6中以及在上述图2中，这是P1在CH或CHB下降之前变低的原因。

数字滤波器580可被配置成例如提供转换ADC采样的一些平均。该平均化也可以配置为除去在CGA输入帽Cip、Cin 508采样的斩波kT/C噪声，以定义输入共模，如上所述。

有许多不同的方式来产生图5中的输入共模电压Vicm，而那些详细描述于美国专利8791754。

参照输入级500中的方案可以容易地应用于图4的求和结点电路，如图7所示。注意，使用图5的输入级，图7所示的DAC电容器Cdacp和Cdacn 706采样DAC共模电压Vcmdac。如果Vdacp和Vdacn跨越范围0V至Vref，则Vcmdac设置为Vref/2。共模DAC电压Vcmdac并不需要显式产生的。它可以通过采样Cdacp的一半为Vref产生，并且Cdacp的一半至0V(地)，并且类似地在CMS(或DCMS)阶段期间，在Cdacn，通过采样Cdacn的一半为Vref和Cdacn的一半到地。

共模采样方案的变体在图中示出8。图8的配置800不同于图7的配置700，仅在于：Vicm和相关联的开关smpl缺席，而元件的其余部分是相同的，因此，上述图7和图5中提供的描述是适用此处，除非它涉及Vicm。因为Vicm在图8中所示的配置中不存在，共模仅在Cdacp和Cdacn采样。在这个方案中，共模电压在放大器A1的输入端花费更长的时间以沉降到Vcma的期望值，但Vip和Vin的输入共模缓慢移动是可接受的。

图9示出图5的输入级的变体，其中使用两个后端ADC，示为ADC1960-1和ADC2 960-2。每个ADC被配置为对于ADC 160和560如上述操作，只是它们各自现在有自己的开关P1和P2，分别为(ADC2的P2类似于ADC1的P1)。这可以允许时间更高效的使用，因为ADC1采样CGA的输出，ADC2可以转换先前采样值，反之亦然。该方案可以扩展到两个以上的后端ADC，它也容易适用于图4的求和点电路。图10示出了用于图9的输入级的时序图。鉴于以上提供的描述，该时序图是不言自明的，以及输入级900的操作，因此，简明起见，描述不再重复。

如前所述，可有不同的多种方式来实现具有如本文所述的第一和第二采集带宽动态滤波器，所有这些都在本公开的范围之内。图11示出了输入级1100的又一实施例，其中CGA 1102的放大器A1 1106配置为具有示于图3的第一和第二带宽。CGA 1102的元件的其余部分类似于那些示为CGA 502，因此，它们的描述不再重复。

在一个实施例中，放大器A1 1106可被实现为如图12所示具有方案1200。图6的时序图是适用于这一实施，考虑到：控制信号SLUG可简单地是参照图6描述的控制信号SLUGB的逻辑反转。如图12所示，放大器A1 1200可包括第一级G1 1202(其是跨导放大器)，使得在其输入端1204的电压转换成在其输出1206的电流。该放大器G1之后是进一步放大级G21208。放大级G2 1208的输入端之间的电压差可通过控制电阻网络1210(包括在差动放大器G1和差动放大器G1的输出之间延伸的输入电阻R11212和R2 1214)值来改变。如图12所示，电阻器R1可在放大器G1的输出端和串联开关SW 1216的第二电阻器R2之间延伸，使得流过电阻器R2的电流可以抑制或允许，酌情取决于开关SW的状态。因此，放大器1200的增益可以在两个电平之间被调节，根据开关SW 1216是否导通。切换由放大器G1和G2的操作形成的放大器的增益实际上对放大器G2的输出1218不进行任何显著差异，由于CGA的增益由外部CGA反馈网络，组件CIP、Cin，Cfn和Cfp(见图11)限定，而不是由放大器A1的固有增益。然而，改变由放大器G1和G2看到的“内部”增益不改变带宽，其转换在

ADC 1160的采样电容器1116的带宽。在进一步的实施方式中，例如，放大器、电阻网络或者确实开关内提供的共源共栅晶体管可连接在合适的节点之间，以可控降低放大器的带宽。其他的带宽控制技术可以包括修改包括在CGA放大器内部偏置电流。

图13示出了与根据本公开的一些实施例的替代性的共模采样方案的输入级1300。输入级1300包括ADC 1360，这类似于上述的ADC 160或560。输入级1300还包括CGA 1302，如下所述它类似于图5所示的CGA，具有差异。再次，在简明起见，在图13，类似于与参考其它附图上述元件所示的元件的描述不再重复。

图13的实施方式示出产生输入共模电压(Vip+Vin)/2的方式，重用输入电容器Cip和Cin，而不必与一些电阻分压器明确地生成它，缓冲它，然后用它来在CMS阶段充电Cip和Cin。在实施例中，每个输入电容器可提供为一对相等的加权子电容器-例如如示于图13，输入电容器CIP可以被提供为一对相等的加权sub_capacitors Cip1和Cip0的，而输入电容器Cin可作为一对相同的权重sub_capacitors Cin0和Cin1。此外，第一斩波电路可以包括四个对开关，如示于图13中，提供了用于每个子电容器的一对，每对中的一个开关连接各个子电容器的第一CGA输入，每对中的另一个开关将各子电容器耦合到第二CGA输入。

图13的布置1300与图5的布置500的不同在于：Vicm和相关联的开关SMPL不存在。

在一个实施例中，CGA可以进一步包括耦合在两个输入电容器(在图13或其它图中未示出)的输入端之间的短路开关。这种开关可在CMS阶段或DCMS阶段用于短路在输入电容器上的差分电压。

在一个实施例中，CGA可以进一步包括耦合在差分放大器的输出端之间的短路开关(也未在图13或其它附图示出)。在CMS和DCMS阶段，该开关可用于快速地短路反馈电容器Cfp/Cfn的差分电压。

图14示出了根据本公开的一些实施例，用于在图13所示的输入级的定时图。如图所示，可以在运行的多个阶段发生CGA 1302的操作，CMS，CHP1，CHP2和可选DCMS阶段。在CMS阶段期间，CGA 1302信号的SMP，CH0和CH1B可能导致它们各自的开关的smp、ch0和ch1b关闭，如图13所示。smp开关会导致在Cip和Cin电容器的输出端(包括子电容器Cip0，CIP1，Cin0，Cin1)被连接到放大器的共模电压VCMA。第一斩波电路1312的ch0的开关可导致Cip0和Cin0子电容器的输入端子被分别连接到Vip和Vin。第一斩波电路1312的ch1b开关可导致CIP1和Cin1和电容器被分别连接到Vin和Vip。因此，Cip0和Cin1和子电容器可以在CMS阶段捕获电压Vip-Vcma，以及Cip1和Cin0子电容器可以在CMS阶段捕获电压Vin-Vcma。如图14的ch和CHB控制信号分别使得第二斩波电路1314中的开关CH和CHB在CMS阶段保持开放。

因此，CGA 1302可以在CMS阶段执行采样操作，其可以在匹配放大器的共模的操作阶段CHP1、CHP2定义呈现给放大器A1的输入信号的共模。

在第一斩波阶段(CHP1)时，CH0和CH1的信号可导致其相关的各自开关CH0和CH1被关闭，而CH0B和CH1B信号可导致其相应的开关ch0b和ch1b打开。这些控制信号使在Cip电容器的输入端(包括两个子电容器Cip0和Cip1)要被连接到Vip输入端子和Cin电容器的输入端子(包括两个子电容器Cin0和Cin1)被连接到Vin端子。从共同的模式的角度，在Cip子电容器Cip0，Cip1之间重新分布可引起电压跨在Cip电容器开发作为1/2(Vip-Vin)-Vcma，其对应于Vicm-Vcma，其中Vicm＝1/2(Vip-Vin)，根据定义，输入电压Vip，Vin的输入共模电压。同样，在Cin子电容器Cin0、Cin1之间电荷再分配可导致整个Cin电容器产生的电压为Vicm-Vcma。因此，在CHP1阶段，放大器A1可以表示Vip和Vin的信号之间的差异，但移位到放大器的共模电压Vcma的输入信号。

在CHP1阶段，CH信号可以使第二斩波电路1314的其相关联的开关通道被关闭，从而将放大器输出端子1336连接到Von端子，以及放大器输出端1338到Vop端子。因此，CGA1302可产生由Cip/Cin电容器和Cfn/Cfp电容器之间的电容定义的差分输出电压。

在第二斩波阶段(CHP2)，CH1B和CH0B信号可导致他们的相关联的相应开关ch1b和ch0b被关闭。该CH0和CH1的信号可导致其相关的各自开关ch0和ch1打开。这些控制信号可引起Cip电容器的输入端(包括两个子电容器Cip0和Cip1)要被连接到Vin的输入端和Cin电容器的输入端(包括两个子电容器Cin0和Cin1)，被连接到贵宾终端。从共模的角度来看，和阶段CHP1系统，在Cip子电容器Cip0、Cip1之间电荷再分配可导致跨越了Cip电容器产生的电压作为1/2(Vip-Vin)-Vcma，其对应于Vicm-Vcma。同样，Cin子电容器Cin0，Cin1之间电荷再分配可导致整个Cin电容器产生的电压为Vicm-Vcma。因此，在CHP2阶段，放大器A1可以呈现表示Vip和Vin的信号之间的差异，但移位到放大器的共模电压Vcma的输入信号。

在CHP2阶段，CHB信号可以使第二斩波电路1314的其相关联的开关CHB关闭，从而连接在放大器输出端子1336向Vop端子和放大器的输出端1338到Von端子。CGA 1302可以产生由Cip/Cin电容器和Cfn/Cfp电容器之间的电容定义的差分输出电压。

在一个实施例中，第二斩波电路1304的控制信号CH和CHB可以比输入到第一斩波电路1303的控制信号CH1/CH0和CH1B/CH0B具有更短的持续时间。这可导致当斩波电路在CHP1和CHP2阶段之间转换时输出端子VON，VOP从放大器A1的输出端子断开，并如果放大器输出在CH0/CH1，CH0B/CH1B信号的全部持续时间被连接到输出端子VON，VOP，因此降低否则可出现的任何故障。

在一些情况下，CHP2阶段可紧跟在CHP1阶段。或者，DCMS可以在连续斩波阶段之间引入。在DCMS阶段操作过程中，可提供放大器的输出信号的对称性。在DCMS阶段，CH0B和CH1的信号可引起其相关的开关关闭，而CH0和CH1B信号可导致他们的开关打开。CH0B开关可导致Cip0和Cin0子电容器的输入端被分别连接到Vin和Vip。CH1B开关可导致CIP1和Cin1和电容器的输入端被分别连接到Vip和Vin。然而，在DCMS阶段，smp开关和所述第二斩波电路1314的开关打开。在这种情况下，没有采样动作发生在DCMS阶段，因此，没有额外的kT/C噪声被引入到CGA。

此外，如在上述实施例中，单个CMS阶段之后跟着多个CHP1，CHP2和任选DCMS阶段。

在各种实施例中，电容器Cip，Cin，Cfn和Cfp可以是可变电容器，和Cip/Cin电容器和Cfn/Cfp电容器之间的电容的比率可以确定将由CGA1302提供的增益。每个电容器Cip，Cin，Cfn和Cfp可以提供如具有互连开关(未示出)的电容器设备的阵列，其选择性地包括从阵列进入或离开CGA 1302的电容器。在CMS阶段，所述Cip0，CIP1，Cin0和Cin1和电容可被设定为彼此相等。因此，当Cip和Cin电容器阵列的电容被选择为设置CGA的扩增，可以提供所选择的电容器的一半以形成所选择的电容器的CIP1和Cin1和子电容器，而另一半可以形成Cip0和Cin0子电容器。

图13的输入级的操作与图5的输入级的动作不同，主要在于：放大器A1的输入端的共模的定义方式。“动态”滤波和ADC 1360的操作的操作是类似的，因此，简明起见，就不重复了。

例子

示例1提供了ADC的输入级，所述输入级包括：至少一个采样电容器，配置成采样获取阶段中的输入信号；电容性增益放大器(CGA)，配置成提供所述输入信号到ADC的至少一个采样电容器；和带宽控制装置，被配置为：确保至少一个采样电容器在获取阶段的第一部分期间具有第一带宽，并确保至少一个采样电容器在获取阶段的第二部分期间具有第二带宽，所述第二部分在所述获取阶段的所述第一部分之后，其中，所述第二带宽小于所述第一带宽。

示例2提供根据示例1的输入级，其中，该带宽控制装置包括与ADC的至少一个采样电容器串联实施的至少一个电阻器，其中，在获取阶段的第一部分期间，至少一个电阻器经实现被短路，而在获取阶段的第二部分期间，与所述至少一个采样电容器串联的至少一个电阻器作为低通RC滤波器。

示例3提供根据示例2的输入级，其中，在获取阶段的第二部分期间，所述至少一个电阻器不短路。

示例4提供根据示例1的输入级，其中，所述带宽控制装置包括装置，用于改变从CGA提供给所述至少一个采样电容的输入信号的带宽。

示例5提供根据前述任一示例的输入级，其中，所述CGA包括：具有一对输入端和一对输出端的差分放大器；一对输入电容，具有分别连接到所述一对差分放大器的输入端的输出端；一对反馈电容器，在所述一对差分放大器的输出和差分放大器的输入端对应一对之间分别连接；第一交叉耦合斩波电路，配置为将输入电容连接到CGA的相应输入端；第二交叉耦合斩波电路，配置为将差分放大器的输出端子连接到CGA的各输出端。

示例6提供根据示例5的输入级，其中，所述CGA进一步包括：电压源，配置为通过各个开关被耦合到所述一对差分放大器的输入端，具有设定为差分放大器的共模电压的电压。

示例7提供根据示例6的输入级，其中，所述CGA还包括第二电压源，配置为通过相应开关被耦合到输入电容的输入端，具有设定为输入至所述CGA的信号的共模的电压。

示例8提供根据示例6的输入级，其中，每个输入电容器提供为一对相等加权的子电容器，以及第一斩波电路包括四对开关，一对提供用于每个子电容器，每一对中的开关之一被配置为耦合各个子电容器到第一CGA输入，每一对中的另一个开关被配置为耦合各个子电容器到第二CGA输入。

示例9提供了根据示例6的输入级，其中，所述CGA进一步包括耦合在两个输入电容器的输入端之间的短路开关。

示例10提供根据示例6的输入级，其中，所述CGA还包括耦合所述差动放大器的输出端之间的短路开关。

示例11提供根据示例6的输入级，其中，所述CGA进一步包括：控制器来管理CGA的开关配置，控制器通过操作的多个阶段循环CGA：共模采样相位期间，输入电容器采样表示CGA和差分放大器的共模电压的输入信号的共模电压之间的差的电压；第一斩波阶段期间，第一和第二斩波电路配置有关差分放大器在第一取向的输入信号的传播；和第二斩波阶段期间，第一和第二斩波电路配置有关差分放大器在第二取向的输入信号的传播，所述第一取向的逆取向。

示例12提供根据示例11的输入级，其中，所述控制器被配置为管理用于操作的另一阶段的开关配置，其中，输入电容器具有所述输入信号的共模电压，但没有差分放大器的共模电压。

示例13提供根据示例6的输入级，其中，该差分放大器是自动调零放大器。

示例14提供根据示例6的输入级，其中，该差分放大器是一修整放大器。

示例15提供根据示例6的输入级，其中，所述CGA还包括一对数字模拟转换器(DAC)电容器，分别连接到所述一对差分放大器的输入端，从而实现输入求和点，如图4,7或8所示，生成该输入信号Vip-Vin和从DAC所产生的另一个信号Vdachn-Vdachp之间的差。

示例16提供了根据前述示例的任何一个的输入级，其中，至少一个采样电容器是在逐次逼近模拟-数字转换中使用的电容器的第一阵列的开关电容器中。

示例17提供根据前述示例的任一项的输入级，其中，获取阶段的第一部分是足够长，以允许所述至少一个采样电容器被充电到CGA的输出电压。

示例18提供根据前一示例的任一项的输入级，其中，获取阶段的第二部分是足够长，以允许通过至少一个采样电容器的低通滤波器和串联至少一个采样电容实现的至少一个电阻器来衰减CGA噪声。

示例19提供了根据前述示例的任一项的输入级，其中，所述带宽控制装置被构造为采样输入信号之前，或者作为一部分进行操作。

示例20提供一种操作ADC的输入级的方法，其中，所述ADC系统包括至少一个采样电容器，用于采样获取阶段的输入信号，以及其中所述ADC被配置为通过电容增益放大器来驱动(CGA)，该方法包括：确保至少一个采样电容器在获取阶段的第一部分期间具有第一带宽，并确保至少一个采样电容器在获取阶段的第二部分期间具有第二带宽，所述第二部分在所述获取阶段的所述第一部分之后，其中，所述第二带宽小于所述第一带宽。

示例21提供了根据示例20的方法，该方法包括操作根据示例1-19中任一项的输入级的步骤。

示例22提供被配置为根据前述示例中任一项实施该方法的计算机程序。

示例23提供了包括用于实现根据前述示例中任一项的方法的装置的系统。

示例24提供了一种包括被配置为存储计算机可执行指令的至少一个存储器元件，和耦合到该至少一个存储器元件和配置了至少一个处理器的系统中，当执行所述指令时，根据任何实施该方法如前述示例中的一个。

示例25提供一个或多个非暂时有形媒体编码逻辑包括用于执行的指令，当由处理器执行时，根据前述示例中的任一项来执行的方法的操作。

变化和实现

另外，在上述各实施例的讨论中，电容器、比较器、电感器、电阻器、放大器、开关、数字核心、晶体管和/或其它组件可容易地被替换，取代，或以其它方式修改，以适应特定的电路需要。此外，应该指出的是，使用互补的电子设备、硬件、软件等提供用于实现本公开的教导同样可行的选择。

在一个示例实施例中，图的任何数量的电路的可在相关联的电子设备的电路板来实现。主板可以是一般的电路板，可以装在电子设备的内部电子系统的各种组件，并进一步为其他外围设备提供连接器。更具体地，电路板可以提供电连接，通过其该系统的其它部件可电通信。根据特定的配置需求、处理需求、计算机设计等，任何合适的处理器(包括数字信号处理器、微处理器、支撑芯片组等)、计算机可读非临时性存储元件等可以被适当地联接到所述板。其他组件(诸如，外部存储、另外的传感器、用于音频/视频显示器的控制器以及外围设备)可以通过电缆被连接到电路板插入式卡，或集成到板本身。在各种不同的实施例中，本文中所描述的功能可以在仿真形式的软件或固件内布置在支持这些功能的结构的一个或多个可配置(如可编程)元件运行来实现。软件或固件提供仿真可以提供包括指令以允许处理器执行这些功能的非临时性计算机可读存储介质上。

在另一示例实施例中，图的电路可以被实现为单独的模块(例如，具有相关联的部件和电路被配置为执行特定的应用程序或功能的设备)或实现为插件模块到应用电子设备的特定硬件。需要注意，本公开的具体实施例可以容易地包括在芯片上(SOC)包的系统中，无论是在部分或全部。SOC表示计算机或其它电子系统的组件集成到单个芯片的IC。它可以包含数字、模拟、混合信号以及经常射频功能：所有这些都可以在单个芯片衬底上提供。其他实施例可以包括多芯片模块(MCM)，具有多个位于单一的电子封装内并配置成彼此通过电子封装密切相互作用独立的IC。在各种其它实施例中，控制电路可以在一个或多个硅芯，被实现在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其他的半导体芯片。

此外，所有的规格、尺寸以及且本文所概述的关系(例如，处理器，逻辑运算，数量等)只被提供用于示例的目的，仅教学。这样的信息可以变化相当大，而不脱离本公开的精神，或实施例和所附权利要求的范围。规格只适用于非限制性示例，因此，它们应被理解为这样。在前面的描述中，示例实施例已经参考特定的处理器和/或部件安排描述。可以对这样的实施方式进行各种修改和改变，而不脱离示例和所附权利要求的范围。说明书和附图相应地应被视为说明性的而不是限制性的意义。

需要注意，上面参考讨论的附图中的活动是适用于涉及信号处理的任何集成电路，尤其是那些能够执行专门的软件程序，或算法，其中的一些可能与模拟信号转换为相关联数字信号，并处理这种数字信号。某些实施例可以涉及多DSP信号处理，浮点处理，信号/控制处理，固定功能处理，微控制器的应用程序，等等。在某些情况下，本文中所讨论的特征可以适用于医疗系统，科学仪器，无线和有线通信，雷达，工业过程控制，音频和视频设备，电流检测，仪表(其可以是高度精确的)，以及其他基于数字处理系统利用Δ-ΣADC。此外，以上所讨论的某些实施例可以在数字信号处理技术用于医学成像，患者监护，医疗仪器，和家庭医疗保健置备。这可能包括肺监测器，加速度计，心脏速率监视器，起搏器等其他应用程序可以包括安全系统的汽车技术(例如，稳定控制系统，驾驶辅助系统，制动系统，信息娱乐和任何类型的内部应用)。此外，动力系统(例如，在混合动力汽车和电动汽车)可以使用高精度或高速数据转换产品在电池监测，控制系统，报告控制，维护活动等。在另外的其它实施例方案中，教导本发明可以适用于工业市场，包括过程控制系统，有助于提高生产力，能效和可靠性。在消费者应用中，以上所讨论的信号处理电路的教导可用于与图像处理产品。

注意，利用本文提供的许多例子，相互作用可以在两个、三个、四个或更多个电部件来描述。然而，这已只为清楚和示例的目的进行。但是应当理解，该系统可以以任何合适的方式合并。沿着类似的设计方案，任何示出的组件、模块和图的元件可以以各种可能的配置相结合，所有这些显然在本说明书的范围之内。在某些情况下，可能会更容易通过只引用电元件的有限数量来描述一个或多个一组给定流的功能。但是应当理解的是，图和其教导的电路是容易可扩展的，并且可以容纳大量的组件，以及更复杂/精密的安排和配置。因此，提供的示例不应该限制范围或抑制电路的广泛教导为可能应用于其它无数架构。

注意，在本说明书中，包含在“一个实施例”、示例实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中引用的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)旨在表示，任何这样的功能都包含在本公开内容的一个或多个实施例，而是可或可以在相同的实施例被组合。

同样重要的是要注意，涉及过载保护的功能只说明了一些在附图示出可以由被执行，或在其中的可能功能。这些操作的一些可在适当情况下删除或移除，或这些操作可以被修改或改变，而不脱离本公开的范围。另外，这些操作的定时可以大大改变。前面的操作流程已经提供讨论的目的。极大的灵活性是通过在任何合适的布置，年表，配置和定时机制在此描述的实施例提供，可在不脱离本公开的教导的情况下可以提供。

许多其它改变、替换，变化，改变，和修改可以被确定为本领域技术人员中，它意在本公开内容包括所有这样的改变，替换，变化，改变，和修改，落入所附权利要求的范围内。需要注意，上面描述的装置的所有可选特征也相对于所述方法或本文描述来实现，和实施例中的细节可以在一个或多个实施例中的任何地方使用。

用于提供如本文所述的改进输入级的各种装置的零件可包括电子电路以执行本文描述的功能的。在一些情况下，该装置的一个或多个部分可以由用于执行本文中所描述的功能的特别配置的处理器来提供。例如，该处理器可以包括一个或多个专用部件，或者可以包括被配置为执行所述功能本文描述的可编程逻辑门。该电路可以在模拟域中，数字域，或在混合信号域操作。在一些情况下，通过执行存储在非临时性计算机介质上的一个或多个指令，所述处理器可经配置以执行在此描述的功能。

需要注意，上面描述的装置的所有可选特征也相对于所述方法或本文描述来实现，和在实施例细节可以在一个或多个实施例中的任何地方使用。

虽然该权利要求在美国专利商标局之前使用的样式单依赖格式呈现，但是应该理解，任何权利要求可以依赖并用相同类型的任何前述权利要求组合，除非这显然是技术上不可行。

Claims (20)

1.一种模数转换器(ADC)系统，包括：

至少一个采样电容器，配置成采样获取阶段中的输入信号；

电容性增益放大器(CGA)，配置成提供所述输入信号到ADC的至少一个采样电容器；和

带宽控制装置，被配置为：

确保至少一个采样电容器在获取阶段的第一部分期间具有第一带宽，并

确保至少一个采样电容器在获取阶段的第二部分期间具有第二带宽，所述第二部分在所述获取阶段的所述第一部分之后，其中，所述第二带宽小于所述第一带宽。

2.根据权利要求1所述的ADC系统，其中，所述带宽控制装置包括与ADC的至少一个采样电容器串联实施的至少一个电阻器，其中，在获取阶段的第一部分期间，至少一个电阻器经实现被短路，而在获取阶段的第二部分期间，与所述至少一个采样电容器串联的至少一个电阻器作为低通RC滤波器。

3.根据权利要求2所述的ADC系统，其中，在获取阶段的第二部分期间，所述至少一个电阻器不短路。

4.根据权利要求1所述的ADC系统，其中，所述带宽控制装置包括装置，用于改变从CGA提供给所述至少一个采样电容的输入信号的带宽。

5.根据权利要求1所述的ADC系统，其中，所述CGA包括：

具有一对输入端和一对输出端的差分放大器，

一对输入电容，具有分别连接到所述一对差分放大器的输入端的输出端，

一对反馈电容器，在所述一对差分放大器的输出和差分放大器的输入端对应一对之间分别连接，

第一交叉耦合斩波电路，配置为将输入电容连接到CGA的相应输入端，

第二交叉耦合斩波电路，配置为将差分放大器的输出端子连接到CGA的各输出端。

6.根据权利要求5所述的ADC系统，其中，所述CGA进一步包括：

电压源，配置为通过各个开关被耦合到所述一对差分放大器的输入端，具有设定为差分放大器的共模电压的电压。

7.根据权利要求6所述的ADC系统，其中，所述CGA还包括第二电压源，配置为通过相应开关被耦合到输入电容的输入端，具有设定为输入至所述CGA的信号的共模的电压。

8.根据权利要求7所述的ADC系统，其中，每个输入电容器提供为一对相等加权的子电容器，以及第一斩波电路包括四对开关，一对提供用于每个子电容器，每一对中的开关之一被配置为耦合各个子电容器到第一CGA输入，每一对中的另一个开关被配置为耦合各个子电容器到第二CGA输入。

9.根据权利要求6所述的ADC系统，其中，所述CGA还包括耦合在两个输入电容器的输入端之间的短路开关。

10.根据权利要求6所述的ADC系统，其中，所述CGA进一步包括连接在所述差分放大器的输出端之间的短路开关。

11.根据权利要求6所述的ADC系统，其中，所述CGA还包括控制器来管理CGA的开关配置，控制器通过操作的多个阶段循环CGA：

共模采样相位期间，输入电容器采样表示CGA和差分放大器的共模电压的输入信号的共模电压之间的差的电压，

第一斩波阶段期间，第一和第二斩波电路配置有关差分放大器在第一取向的输入信号的传播，和

第二斩波阶段期间，第一和第二斩波电路配置有关差分放大器在第二取向的输入信号的传播，所述第一取向的逆取向。

12.根据权利要求11所述的ADC系统，其中，所述控制器被配置为管理用于操作的另一阶段的开关配置，其中，输入电容器具有所述输入信号的共模电压，但没有差分放大器的共模电压。

13.根据权利要求6所述的ADC系统，其中，所述差分放大器是自动调零放大器。

14.根据权利要求6所述的ADC系统，其中，所述差动放大器是修整放大器。

15.根据权利要求5所述的ADC系统，其中，所述CGA还包括：

一对数字-模拟转换器(DAC)电容器，分别连接到所述一对差分放大器的输入。

16.根据权利要求1所述的ADC系统，其中，所述的至少一个采样电容器是在逐次逼近模拟-数字转换中使用的电容器的第一阵列的开关电容器。

17.根据权利要求1所述的ADC系统，其中，获取阶段的第一部分足够长，以允许所述至少一个采样电容器被充电到CGA的输出电压。

18.根据权利要求1所述的ADC系统，其中，获取阶段的第二部分是足够长，以允许通过至少一个采样电容器的低通滤波器和串联至少一个采样电容实现的至少一个电阻器来衰减CGA噪声。

19.根据权利要求1所述的ADC系统，其中，所述带宽控制装置被构造为采样输入信号之前，或者作为一部分进行操作。

20.一种操作模数转换器(ADC)系统，其中，所述ADC系统包括至少一个采样电容器，用于采样获取阶段的输入信号，以及其中所述ADC被配置为通过电容增益放大器来驱动(CGA)，该方法包括：

确保至少一个采样电容器在获取阶段的第一部分期间具有第一带宽，并

确保至少一个采样电容器在获取阶段的第二部分期间具有第二带宽，所述第二部分在所述获取阶段的所述第一部分之后，其中，所述第二带宽小于所述第一带宽。