CN105322964B - 用于噪声整形sar模数转换器的方法和电路 - Google Patents

用于噪声整形sar模数转换器的方法和电路 Download PDF

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Abstract

本发明提供了一种模数转换系统包括:跟踪及保持单元,被配置为输出输入值;数模(D/A)转换单元,被配置为生成反馈值;耦合单元,被配置为基于输入信号和反馈信号,生成误差信号;回路滤波器,被配置为生成经过过滤的误差信号值;比较单元,被配置为基于输入值减去反馈值和经过过滤的误差信号值的总和而生成比较结果;以及控制单元。控制单元被配置为在采样周期内,根据比较单元的N个比较结果来设置N位逻辑值;以及使耦合单元生成误差信号值。N为正整数。本发明提供了用于噪声整形SAR模数转换器的方法和电路。

Description

用于噪声整形SAR模数转换器的方法和电路

技术领域

本发明一般地涉及半导体技术领域,更具体地,涉及模数转换器。

背景技术

模数转换器(ADC)可用于将模拟信号转换为数字信号。存在各种ADC结构,诸如,流水线型、快速型、Σ-Δ构型和逐次逼近寄存器型(SAR)。在一些应用中,ADC可达到的转换分辨率受到例如热噪声、电噪声和/或ADC不同的电路部件的失配的限制。例如,在一些SARADC应用中,SAR ADC的转换分辨率取决于SAR ADC中的SAR比较器的噪声和精度。在一些应用中,为了实现转换分辨率的改进,SAR比较器被配置为消耗更多的功率和/或占用更大的面积。

发明内容

为了解决现有技术中所存在的缺陷,根据本发明的一方面,提供了一种模数(A/D)转换系统,包括:跟踪及保持单元,被配置为基于输入信号而输出输入值;数模(D/A)转换单元,被配置为基于N位逻辑值而生成反馈值,N为正整数;耦合单元,被配置为基于所述输入信号和所述反馈值而生成误差信号值;硬件回路滤波器,被配置为基于所述误差信号值而生成经过过滤的误差信号值;比较单元,被配置为基于组合值的极性而生成比较结果,所述组合值基于所述输入值减去所述反馈值和所述经过过滤的误差信号值的总和;以及控制单元,被配置为在采样周期内:根据所述比较单元的N个比较结果来设置所述N位逻辑值;和在收到所述N个比较结果之后,使所述耦合单元生成所述误差信号值。

该A/D转换系统还包括:输出滤波单元,被配置为在输出周期内,基于所述控制单元的多个N位逻辑值,生成输出逻辑值,所述多个N位逻辑值中的每一个N位逻辑值都对应于不同的采样周期。

在该A/D转换系统中,所述不同采样周期中的至少一个采样周期对应于采样频率,所述输出周期对应于输出频率,并且所述采样频率与所述输出频率的比率等于或大于2。

在该A/D转换系统中,所述采样频率与所述输出频率的比率等于或小于4。

该A/D转换系统还包括:开关缓冲器,被配置为对所述误差信号值进行采样和保持。

在该A/D转换系统中,所述硬件回路滤波器是模拟高通滤波器。

该A/D转换系统还包括:电容器阵列,被配置为用作所述跟踪及保持单元、所述D/A转换单元、所述耦合单元和所述比较单元的一部分,并且所述电容器阵列包括:(N+1)个电容性器件,每个电容性器件都具有第一端和第二端,第n个电容性器件的电容值为并且第(N+1)个电容性器件的电容值为C为预定的电容值,而n是介于1至N范围内的正整数;输出节点,电连接至所述(N+1)个电容性器件的第一端;(N+1)个开关器件,每个开关器件都被配置为将所述(N+1)个电容性器件的第二端中的相应的第二端选择性地连接至输入节点、电源节点或一个或多个参考节点,所述输入节点被配置为接收所述输入信号,而所述一个或多个参考节点被配置为分别地接收一个或多个参考电压;以及另一开关器件,连接在所述输出节点和所述电源节点之间,所述电源节点被配置为接收供电参考电压。

根据本发明的另一方面,提供了一种模数(A/D)转换电路,包括:回路滤波器,被配置为基于误差信号电压电平,生成经过过滤的误差信号电压电平;以及N位逐次逼近寄存器型(SAR)模数转换器(ADC),被配置为接收输入电压,N为正整数,并且所述SAR ADC包括:比较器,被配置为基于输入电压电平、N位逻辑值以及所述经过过滤的误差信号电压电平而生成比较结果;和SAR控制器,被配置为:基于所述N位逻辑值来设置所述比较器的输入电压信号;基于所述比较结果而设置所述N位逻辑值;和在采样周期内,在所述SAR控制器接收所述比较器的N个比较结果之后,使所述SAR ADC生成另一误差信号电压电平。

该A/D转换电路包括:输出滤波器,被配置为在输出周期内,基于所述SAR控制器的多个N位逻辑值,生成输出逻辑值,所述多个N位逻辑值中的每个N位逻辑值都对应于不同的采样周期。

在该A/D转换电路中,所述不同采样周期中的至少一个对应于采样频率,所述输出周期对应于输出频率,并且所述采样频率与所述输出频率的比率等于或大于2。

在该A/D转换电路中,所述采样频率与所述输出频率的比率等于或小于4。

该A/D转换电路还包括:开关缓冲器,被配置为基于所述SAR ADC的误差信号电压,来对所述误差信号电压电平进行采样和保持。

在该A/D转换电路中,所述硬件回路滤波器是模拟高通滤波器。

在该A/D转换电路中,所述SAR ADC还包括:电容器阵列,至少包括被配置为接收所述输入电压的输入节点和输出节点;以及所述SAR ADC的比较器包括第一输入节点和第二输入节点,所述第一输入节点与所述SAR ADC的电容器阵列的输出节点连接,而所述第二输入节点与所述回路滤波器的输出节点连接。

在该A/D转换电路中,所述SAR ADC还包括:电容器阵列,并且所述电容性阵列包括:(N+1)个电容性器件,均具有第一端和第二端,第n个电容性器件的电容值为并且第(N+1)个电容性器件导电电容值为C是预定电容值,并且n是介于1至N范围内的正整数;输出节点,电连接至所述(N+1)个电容性器件的第一端;(N+1)个开关器件,每个开关器件都被配置为将所述(N+1)个电容性器件的第二端中的相应的第二端选择性地连接至输入节点、电源节点或一个或多个参考节点,所述输入节点被配置为接收所述输入信号,而所述一个或多个参考节点被配置为分别接收一个或多个参考电压;以及另一开关器件,连接在所述输出节点和所述电源节点之间,所述电源节点被配置为接收供电参考电压。

在该A/D转换电路中,所述一个或多个参考节点包括第一参考节点和第二参考节点,所述第一参考节点被配置为接收第一参考电压,所述第二参考节点被配置为接收第二参考电压,所述第二参考电压的电压电平低于所述第一参考电压的电压电平。

根据本发明的又一方面,提供了一种操作模数(A/D)转换电路的方法,包括:在采样周期内:通过操作逐次逼近寄存器型(SAR)模数转换器(ADC),基于经过过滤的误差信号电压和输入电压而生成N位逻辑值,N为正整数;和基于所述N位逻辑值和所述输入电压,生成误差信号电压;以及在所述采样周期或下一采样周期内:基于所述采样周期的所述误差信号电压,由回路滤波器生成另一经过过滤的误差信号电压,所述另一经过过滤的误差信号电压可用作所述下一采样周期的经过过滤的误差信号电压。

该方法还包括:在输出周期:基于多个N位逻辑值而生成输出逻辑值,所述多个N位逻辑值中的每一个N位逻辑值都对应于不同的采样周期。

在该方法中,所述采样周期对应于采样频率,所述输出周期对应于输出频率,并且所述采样频率与所述输出频率的比率等于或大于2。

在该方法中,生成所述N位逻辑值包括基于所述输入电压而对所述SAR ADC的电容器阵列进行充电;以及生成所述误差信号电压包括基于所述N位逻辑值来设置所述SAR ADC中的电容器阵列,使得所述误差信号电压的电压电平对应于所述输入电压的电压电平减去相当于所述N位逻辑值的电压电平。

附图说明

当结合附图进行阅读时,通过以下详细描述可以更好地理解本发明的各方面。需要强调的是,根据工业的标准实践,各种部件不是按照比例绘制。实际上,为了清楚讨论,可随意增大或减小各种部件的尺寸。

图1是根据一些实施例的模数转换系统的Z域功能框图。

图2是根据一些实施例的模数转换系统中的不同定时信号的时序图。

图3是根据一些实施例的模数转换电路的电路图。

图4是根据一些实施例的可用于模数转换电路的电容器阵列单元的电路图。

图5A至图5C是根据一些实施例的处于不同操作阶段的模数转换电路的部分电路图。

图6A是根据一些实施例的可用于模数转换电路的回路滤波器的功能框图。

图6B是根据一些实施例的图6A中的回路滤波器的Z域框图。

图7是根据一些实施例操作模数转换电路的方法的流程图。

具体实施方式

以下发明提供了许多不同的实施例或实例,以实现发明主题的不同特征。以下描述了部件和结构的具体实例以简化本发明。当然这些只是实例而并非用来限定本发明。例如,在下面描述中,第一部件形成在第二部件上方或上面可包括第一和第二部件形成直接接触的实施例,也可包括附加部件形成在第一和第二部件之间,使得第一和第二部件不直接接触的实施例。此外,本发明在各个实例中可能会重复引用数字和/或字母。这种重复是出于简化和清楚的目的,但其自身并不表明所讨论的各个实施例之间和/或配置之间的关系。

在一些实施例中,通过修改SAR模数转换器(ADC)以包含噪声整形滤波器和输出滤波器,最终数字输出的等价分辨率变得更少地依赖于SAR ADC的比较器的精度。在一些实施例中,最终的数字输出的位分辨率大于基本SAR ADC。例如,根据本应用的ADC将7位SAR ADC用作基本ADC并且被配置为输出9位、10位或更多位的数字输出。附加地或可选地,以过采样模式来操作形成的ADC,以进一步提高最终的数字输出的等价分辨率或精度。

图1是根据一些实施例的模数(A/D)转换系统100的Z域功能性框图。图1用于从系统分析的角度,利用Z域表达式和各种功能框图示出A/D转换系统100的结构和操作。存在基于A/D转换系统100来实现A/D转换电路的许多方法。

A/D转换系统100包括:连接至输入端114的跟踪及保持单元112、数模(D/A)转换单元116、连接至跟踪及保持单元112和D/A转换单元116的比较单元122以及连接至比较单元112和D/A转换单元116的控制单元124。虚线框130包围跟踪及保持单元112、D/A转换单元116、比较单元122以及控制单元124。虚线框130包含的各元件具有对应于SAR ADC的特性。因此,适于修改现有或稍后开发的SAR ADC,以实现虚线框130内的功能块。

A/D转换系统100还包括连接至跟踪及保持单元112和D/A转换单元116的耦合单元142、连接至耦合单元142的开关(switched)缓冲器144以及连接至开关缓冲器144和比较单元122的回路滤波器146。此外,A/D转换系统100包括连接至控制单元124的输出滤波器150,以及输出端162。在一些实施例中,跟踪及保持单元112、D/A转换单元116、比较单元122、控制单元和耦合单元142对应于包括不同类型的电部件的一个或多个电路。

跟踪及保持单元112被配置为如果定时信号在采样周期Sm(图2)期间被激活,则对输入信号(由Z域表达式X(z)表示)进行采样作为具有Z域表达式X’(z)的输入值。跟踪及保持单元112还被配置为在采样周期Sm内,在输入值被采样并且定时信号失效后,保持输入值X’(z)。在一些实施例中,跟踪及保持单元112包括与一个或多个相应的开关连接的一个或多个电容性器件,其被配置为跟踪及保持输入信号X(z)的电压电平。

比较单元122被配置为基于组合值的极性(例如,正极性或负极性)生成具有Z域表达式Pa(z)的比较结果。组合值基于输入值X’(z)减去具有Z域表达式VDA(z)的反馈值与过滤后的剩余(量化误差信号)值Pd(z)的总和的结果。具有Z域表达式Pa(z)的比较结果固有地包含以Z域表达式e(z)所表示的转换误差信号。在一些实施例中,误差信号e(z)包括由热噪声、电噪声、A/D量化噪声以及用于实现比较电路122的电部件的失配所引起的一种或多种误差。在一些实施例中,比较单元122包括比较器和被配置为将输入值连接至比较器的相对应的外围电路。

如果SAR ADC是N位SAR ADC,则控制单元124被配置为在采样周期Sm期间,从比较单元122接收N个比较结果,其中,N为正数。在一些实施例中,N在4至16的范围内。控制单元124还根据N个比较结果设置N位逻辑值。N位逻辑值被设置为输入值X(z)的数字表示,其中包括整形后的误差信号e(z)。采样周期Sm对应于采样频率Fs。为了对基于采样频率Fs的A/D转换系统100进行系统分析,每个采样周期的最终N位逻辑值都共同地构成了具有Z域表达式Y(z)的数字信号。在一些实施例中,控制单元124包括逻辑电路、执行指令集的处理器或它们的组合。

此外,控制单元124控制跟踪及保持单元112、D/A转换单元116以及开关缓冲器144的操作定时。通过各种定时信号表示该定时。在一些实施例中,定时信号用于从系统分析的观点示出A/D转换系统100的不同功能块的操作,因此它们实际上不完全出现在A/D转换系统100的电路实现中。

D/A转换单元116被配置为基于存储在控制单元124中或对于控制单元124可存取的N位逻辑值而生成反馈值VDA(z)。在采样周期Sm内,如果定时信号被激活,则D/A转换单元116通过控制单元124进行设置以生成反馈值VDA(z),并且输出该反馈值VDA(z)。在一些实施例中,反馈值VDA(z)是N位逻辑值的重构值。在采样周期Sm内,在通过跟踪及保持单元112进行采样并且保持输入值X’(z)之后,定时信号被激活(N+1)次。在一些实施例中,对于定时信号的前N次激活中的每次激活,控制单元124都根据比较值Pa(z),设置N位逻辑值中的相应位。因此,每当控制单元124接收到比较值Pa(z)时,控制单元124都确认或更新N位逻辑值。因此,响应于定时信号的前N次激活中的每次激活,D/A转换单元116更新反馈值VDA(z),并且比较单元122更新比较结果Pa(z)。在一些实施例中,D/A转换单元116包括与一个或多个相应的开关连接的一个或多个电容性器件,其被配置为以电压电平或表示重构的电压电平的重新分布的电荷集合的形式来重构N位逻辑值。

在定时信号的前N次激活结束时,N位逻辑值被设置为包括有高通滤波误差信号e(z)的输入值X’(z)的数字表示。对于定时信号的第(N+1)次激活,D/A转换单元116通过控制单元124进行设置以生成反馈值VDA(z),该反馈值是采样周期Sm内的最终N位逻辑值的重构值。为了对基于采样频率Fs的A/D转换系统100进行系统分析,重构值也具有Z域表达式VDA(z)。

耦合单元142被配置为基于输入信号X’(z)和重构信号VDA(z)所代表的反馈值生成误差信号值Pe(z)。误差信号值Pe(z)的生成取决于重构信号VDA(z)的有效性(availability),从而在控制单元124接收到N个比较结果之后,采样周期Sm的误差信号值Pe(z)是有效的。在一些实施例中,耦合单元142包括与一个或多个相应的开关连接的一个或多个电容性器件,其被配置为通过电荷重新分布的方法来组合不同的数值。

开关缓冲器144被配置为在采样周期Sm内,如果信号被激活,则对误差信号值Pe(z)进行采样作为采样后的误差信号值P’e(z)。

回路滤波器146被配置为基于采样的误差信号值P’e(z),生成经过过滤的误差信号值Pd(z)。为了对基于采样频率Fs的A/D转换系统100进行系统分析,回路滤波器146具有Z域传递函数L(z)。

为了对基于采样频率Fs的A/D转换系统100进行系统分析,信号X(z)和Y(z)具有以下关系:

因此,误差信号e(z)通过回路滤波器L(z)进行整形以实现预定的噪声整形特性,噪声整形特性具有噪声整形传递函数NTZ(z):

在一些实施例中,以噪声整形函数NTF(z)是高通滤波器的方式配置回路滤波器L(z)。因此,噪声信号e(z)在所关注的频带内被抑制或整形。在进一步的信号处理之后,例如,通过使用输出滤波器150去除所关注的频带之外的频率分量,与N位逻辑值Y(z)相比,改进了最终输出数字信号的总分辨率。

输出滤波器150接收信号Y(z)并且基于信号Y(z)而在输出端162处生成输出信号DOUT。在一些实施例中,在输出周期内,输出滤波器150基于来自控制单元124的多个N位逻辑值,生成输出逻辑值,其中,多个N位逻辑值中的每一个都对应于不同的采样周期。在一些实施例中,为了去除或抑制输出信号DOUT中的经过噪声整形的误差信号e(z),通过输出滤波器150对信号Y(z)进行低通滤波。在一些实施例中,还通过输出滤波器150对信号Y(z)进行下采样(down-sample)。在一些实施例中,输出周期对应于输出频率FOUT。在一些实施例中,采样频率Fs与输出频率FOUT的比率等于或大于2(即,过采样)。在一些实施例中,采样频率Fs与输出频率FOUT的比率等于或小于4。

因为整形并且去除误差信号e(z),以在A/D转换系统100中输出所关注的频带,所以误差信号e(z)不必为了确保A/D转换系统100具有N位精度而小于N位分辨率。此外,在一些实施例中,对信号X(z)进行过采样以为噪声整形和噪声消减提供额外的信息。因此,对比较单元122的电路实现的精度要求与对N位分辨率的精度要求无关。换言之,比较单元122的电路实现不必如没有噪声整形的N位SAR ADC所要求的一样精确。因此,在一些实施例中,即使比较单元122的电路实现占用较少的面积、消耗较少的功率,并且不具有N位分辨精度,总A/D转换系统100也仍然达到了N位分辨精度。

在一些实施例中,输出信号DOUT是N位数字信号。在一些实施例中,输出信号DOUT是(N+M)位数字信号,其中,M是非负整数。在一些实施例中,采用如上所示的噪声整形和/或过采样结构,通过将N位SAR ADC用作核心ADC(例如,虚线框130),输出数字信号DOUT的(N+M)位分辨精度大于N位分辨精度。

图2是根据一些实施例的模数转换系统(诸如,系统100)中的各种定时信号的时序图。如图2和图1所示,对于采样周期Sm,为了使跟踪及保持单元112生成输入信号X’(z),如脉冲212所示,首先在跟踪及采样阶段激活定时信号对于采样周期Sm,如脉冲222[1]、222[2]、222[N]以及224所示,定时信号随后被激活(N+1)次。如脉冲222[1]、222[2]、222[N]所示的前N次激活也被称为转换阶段。对于脉冲222[1]、222[2]、222[N]中的每一次脉冲,都使得D/A转换单元116基于N位逻辑值(保存在控制单元124或者对于控制单元124是可存取的)生成反馈值VDA(z),并且因此控制单元124接收N个相对应的比较结果Pa(z)。定时信号的第(N+1)次激活对应于如脉冲224所示的剩余电压生成阶段的第一部分,其中,生成误差信号值Pe(z)。

定时信号在脉冲224之后被激活,并且对应于剩余电压生成阶段的第二部分。定时信号被激活以生成用于下一采样周期Sm+1且经过过滤的误差信号值Pd(z)。然后,下一采样周期Sm+1以与采样周期Sm内由脉冲212、222[1]、222[2]、222[N]、224以及232所引起的操作类似的方式从脉冲214和其他脉冲开始。以与由采样周期Sm内的脉冲224和232所引起的操作类似的方式,在前一采样周期Sm-1内响应于脉冲226和234生成用于采样周期Sm且经过过滤的误差信号值Pd(z)。

出于系统级分析的目的,描述了图2中示出的定时信号但是它们实际上不完全存在于基于系统100的A/D转换电路中。例如,根据跟踪及保持单元112、D/A转换单元116和开关缓冲器144的电路实现,将每个定时信号都用作一个或多个控制信号,以激活或禁止与图2中的一致的相对应的电路部件。在一些实施例中,在电路实现中省略或合并定时信号中的一个或多个。

图3是根据一些实施例的模数(A/D)转换电路300的电路图。A/D转换电路300是A/D转换系统100的示例性的电路实现。电路300的操作与系统100的操作一致。

A/D转换电路300包括电容器阵列310、连接至电容器阵列310的比较器320、连接至电容器阵列310和比较器320的SAR控制器330、连接至电容器阵列310的开关缓冲器340、连接在开关缓冲器340和比较器320之间的回路滤波器350、连接至SAR控制器330的输出滤波器360、以及连接至回路滤波器350和比较器320的保持(hold-up)电容性器件372。

在一些实施例中,电容器阵列310、比较器320以及SAR控制器330的组合相当于N位SAR ADC的基本配置。在一些实施例中,图1中的比较单元122的一部分、跟踪及保持单元112、D/A转换单元116、以及耦合单元142被整体上实现为电容器阵列310。在一些实施例中,SAR控制器330对应于图1中的控制单元124,开关缓冲器340对应于开关缓冲器144,回路滤波器350对应于回路滤波器146,而输出滤波器360对应于输出滤波器150。

电容器阵列310包括输入节点312、输出节点314、电源节点316、第一参考节点317以及第二参考节点318。输入节点312被配置为接收输入信号VIN。在一些实施例中,输入信号VIN对应于图1中的输入信号X(z)。电源节点316被配置为接收供电参考电压。在一些实施例中,供电参考电压可用于限定电路300的接地电压GND。第一参考节点317被配置为接收第一参考电压VREFP,而第二参考节点318被配置为接收第二参考电压VREFM。在一些实施例中,第二参考电压VREFM的电压电平低于第一参考电压VREFP的电压电平。

电容器阵列310被配置为在节点314处生成第一电压V1,比较器320使用该第一电压V1以在采样周期(诸如,采样周期Sm)内生成N位比较结果。SAR控制器330根据N个比较结果接收并且设置N位逻辑值。N位逻辑值是在采样周期Sm内采样的输入信号VIN的数字表示。电容器阵列310还被配置为在使比较器320在采样周期内生成N个比较结果之后,在节点314处生成剩余电压Vres。剩余电压Vres对应于输入信号VIN与基于N位逻辑值重构的电压电平之间的差值。结合附图4进一步示出电容器阵列310的具体细节。

比较器320包括非反相输入节点322、反相输入节点324以及输出节点326。输出节点326连接至SAR控制器330。非反相输入节点322连接至电容器阵列310的输出节点314。反相输入节点324连接至回路滤波器350和保持电容性器件372的第一端。保持电容性器件372的第二端连接至电源节点316。比较器320被配置为基于第一电压V1和在反相输入节点324处的第二电压V2而在输出节点326处生成比较结果。在图3所示的实施例中,第一电压V1由电容器阵列310生成并且对应于输入信号VIN的输入电压电平(例如,图1中的X’(z))和存储在SAR控制器330或者对于SAR控制器330是可存取的N位逻辑值(例如,图1中的VDA(z))之间的差值。第二电压V2由回路滤波器350生成、由保持电容性器件372保持,并且对应于来自前一采样周期的剩余电压Vres的经过过滤的剩余电压电平(例如,图1中的误差信号值Pd(z))。

开关缓冲器340被配置为基于来自电容器阵列310的剩余电压Vres,采样并且保持剩余电压电平Vres’。在一些实施例中,开关缓冲器340包括开关(例如,图5A中的开关342)和缓冲器(例如,图5A中的缓冲器344)。在一些实施例中,缓冲器344包括保持电容器和/或源极跟随放大器。回路滤波器350被配置为基于剩余电压电平Vres’而生成过滤后的剩余电压电平(即,电压V2的电压电平)。

为了基于N位逻辑值来设置电压V1或电压V2,SAR控制器330被配置为通过一组控制信号CTRL来控制电容器阵列310。在SAR控制器在当前采样周期内接收来自比较器的N个比较结果之后,SAR控制器330控制有效等同的SAR ADC,以将N位逻辑值(以数字信号DATA标示出)输出至输出滤波器360并且使电容器阵列310生成用于下一采样周期的剩余电压电平Vres。在一些实施例中,数字信号DATA对应于数字信号Y(z)。

输出滤波器360被配置为在输出周期内基于来自SAR控制器330的多个N位逻辑值而生成输出逻辑值DOUT。在一些实施例中,由输出滤波器360对信号DATA进行低通滤波。在一些实施例中,通过输出滤波器360对信号DATA进行下采样。在一些实施例中,输出周期对应于输出频率FOUT。在一些实施例中,采样频率Fs与输出频率FOUT的比率等于或大于2。在一些实施例中,采样频率Fs与输出频率FOUT的比率等于或小于4。

在一些实施例中,当有效等同SAR ADC对应于N位SAR ADC时,输出逻辑值DOUT是(N+M)位逻辑值。在一些实施例中,N介于6至8的范围内,M介于2至16的范围内。

图4是根据一些实施例的可用于模数转换电路的电容器阵列400(诸如,图3中的电路300的电容器阵列310)的电路图。在图4所示的实施例中,电容器阵列400可用于7位SARADC。

电容器阵列400包括8个电容性器件411、412、413、414、415、416、417和418。电容性器件411的电容值为C,并且C是预定的电容值。电容性器件412至418的电容值分别为在一些实施例中,对于给定的数字N,电容器阵列400包括(N+1)个电容性器件。(N+1)个电容性器件中的第N个电容性器件的电容值为并且第(N+1)个电容性器件的电容值为其中,n是介于1至N范围内的正整数。

电容器阵列400还包括连接至电容性器件411至418的第一端的输出节点422、电源节点424、输入节点426、第一参考节点432、第二参考节点434、(N+1)个开关器件441、442、443、444、445、446、447和448以及另一开关器件452。输出节点422、电源节点424、输入节点426、第一参考节点432和第二参考节点434分别对应于图3中的输出节点314、电源节点316、输入节点312、第一参考节点317和第二参考节点318。因此省略它们的详细描述。

开关器件441至448和开关器件452通过SAR控制器进行控制,诸如,通过图3中的SAR控制器330的控制信号CTRL进行控制。每个开关器件441至448都被配置为响应控制信号CTRL,将电容性器件411至418的相应的第二端选择性地连接至输入节点426、第一参考节点432、第二参考节点434和电源节点424。

图5A至图5C是根据一些实施例的处于不同操作阶段的模数(A/D)转换电路500的部分电路图。在一些实施例中,A/D转换电路500对应于A/D转换电路300,并且基于电容器阵列400来实现A/D转换电路500中的电容器阵列310。图5A至图5C中与图3和图4中的部件相同或类似的部件标有相同的参考标号,并且省略了其详细描述。图5A至图5C中对应于图3和图4中所示部件的部件通过图3和图4所用的参考标号标示出。

图5A是处于跟踪及采样阶段(对应于图2中的脉冲212)的A/D转换电路500的部分电路图。在跟踪及采样阶段,开关器件452被设置为响应于控制信号(对应于定时信号的脉冲212)的激活而使节点422和节点424电连接。而且,开关器件441至448被设置为将电容性器件411至418的第二端电连接至节点426,以接收输入信号VIN。在采样保持阶段结束时,电容性器件411至418被充电以具有理论估计的总电荷-2C·Vin,其中,Vin代表在跟踪及采样阶段采样的输入信号VIN的电压电平。

此外,开关缓冲器340包括开关342和缓冲器344。在跟踪及采样阶段,开关342被设置为将节点314与缓冲器344电断开。因此,在跟踪及采样阶段,缓冲器344仍然保持前一采样周期(例如,周期Sm-1)的剩余电压电平,并且电压V2具有基于前一剩余电压电平的过滤后的剩余电压电平。

图5B是处于第一位的转换阶段(对应于图2中定时信号的脉冲222[1])的A/D转换电路500的部分电路图。在第一位转换阶段,响应于定时信号开关器件452被设置为使节点422和节点424电断开。而且,开关器件441被设置为将电容性器件411的第二端电连接至节点432,以接收第一参考电压VREFP。开关器件442至448被设置为将电容性器件412至418的第二端电连接至节点434,以接收第二参考电压VREFM。因此,节点422处的电压电平变为其中,VREF是电压VREFP和电压VREFM之间的电压电平差。同时,电压V2具有基于前一剩余电压电平的经过过滤的剩余电压电平(也标示为Vres’)。因此,比较器320将和Vres’进行比较,并且在节点326处生成比较结果。例如,如果则比较结果是逻辑高值,而如果则比较结果是逻辑低值。换言之,比较结果代表了的极性。

在SAR控制器330接收比较结果后,如果则SAR控制器330将N位逻辑值的最高有效位(MSB)设为1,如果 则将最高有效位设为0。而且,对于下一次脉冲222[2],开关器件441将被设置为:如果MSB为“1”,则连接至节点432,而如果MSB为“0”,则连接至节点434。对于接下来的(N-1)个脉冲222[2]至222[N],电容器阵列400中的开关器件441至448、比较器320和SAR控制器330的操作类似于已知的SARADC的算法。对它们的详细描述是可以推导,故将其省略。

图5C是处于剩余电压生成阶段(对应于图2中的定时信号中的脉冲224和定时信号中的脉冲232)的A/D转换电路500的部分电路图。在剩余电压的生成阶段,开关器件452仍然被设置为使节点422与节点424电断开。而且,开关器件441至447被设置为根据由SAR控制器330所确定的最终N位逻辑值,选择性地将电容性器件411至417的第二端连接至节点432或434。例如,在图5C中,N为7,并且最终的N位值为“1111000”。因此,开关器件441至444被设置为将电容性器件411至414的第二端连接至节点432,而开关器件445至447被设置为将电容性器件415至417的第二端电连接至节点434。因此,节点422处的电压电平是Vin-VPc,其中,Vpc是基于最终N位逻辑值而重构的电压的电压电平。

接下来,响应于控制信号(对应于定时信号中的脉冲232),开关342被设置为将节点314与缓冲器344电连接。缓冲器344对输出电压电平(对应于电压电平Vpc)进行采样并且保持。回路滤波器350接收电压电平Vpc并且基于在当前采样周期Sm内得到的剩余电压而生成经过过滤的剩余电压电平,并且将经过过滤的剩余电压电平用于下一采样周期Sm+1

图6A是根据一些实施例的可用于模数转换电路的滤波器600的功能框图。在一些实施例中,滤波器600可用作A/D转换电路300或500的滤波器350。

在一些实施例中,滤波器350是模拟高通滤波器。例如,滤波器600是二阶高通滤波器。在一些实施例中,回路滤波器350是滤波器阶数大于2的滤波器或一阶滤波器。

回路滤波器600包括输入节点612、输出节点614、在输入节点612和输出节点614之间串联连接的两个积分器622和624、连接至积分器622的输出端的放大器632以及连接至积分器624的输出端和放大器632的输出端的耦合单元642。输入节点612对应于与开关缓冲器340连接的回路滤波器350的输入端。输出节点614对应于与比较器320的反相输入端连接的回路滤波器350的输出端。放大器632被配置为具有预定的增益K。在一些实施例中,K被设定为2。

图6B是根据一些实施例的图6A中的回路滤波器的Z域框图。图6B中的功能框分别对应于图6A中的部件并且标有它们对应部分的参考标号。图6B中的Z域框图具有Z域传递函数L(z)。积分器622和624中每一个都有传递函数因此,在图6A和图6B所示的实施例中,回路滤波器600具有满足以下等式的传递函数L(z):

图7是根据一些实施例的操作模数转换电路的方法700的流程图。在一些实施例中,可结合与图1中的系统100一致的A/D转换电路300或500来使用方法700。应理解,可在图7所示的方法700之前、之中和/或之后来执行附加操作,并且其他一些工艺在此仅进行简要描述。

如图1、图2、图3和图7所示,工艺700从步骤710开始,其中,在采样周期Sm内,通过操作有效等同的N位SAR ADC(诸如,电容器阵列310、比较器320以及SAR控制器330的组合),基于过滤后的剩余电压V2/Pd和输入电压VIN/Pb生成N位逻辑值。在一些实施例中,生成N位逻辑值包括基于在采样周期Sm内将要采样并且保持的电压电平的输入电压VIN,对SAR ADC中的电容器阵列310进行充电。N位逻辑值存储在存储器件720。在一些实施例中,存储器件720位于控制器330的内部。在一些实施例中,存储器件720在控制器330的外部但是控制器330可以访问。

工艺700继续至操作730,其中,在采样周期Sm内,基于N位逻辑值和输入电压VIN,生成剩余电压Vres。在一些实施例中,操作730包括以剩余电压的电压电平对应于输入电压的电压电平减去重构的电压电平(对应于N位逻辑值)的方式,基于N位逻辑值来设置SAR ADC的电容器阵列310。

然后,工艺700继续至操作740,其中,在采样周期Sm内,基于采样周期Sm的剩余电压Vres,通过回路滤波器350生成另一经过过滤的剩余电压V2。在操作740中生成的经过过滤的剩余电压V2可用于下一采样周期Sm+1的经过过滤的剩余电压。工艺700继续至操作710以执行下一采样周期Sm+1的操作710、730和740。

此外,在操作750中,输出滤波器360在输出周期内基于多个N位逻辑值,生成输出逻辑值,其中,多个N位逻辑值中的每个N位逻辑值对应于不同的采样周期。在一些实施例中,采样周期对应于采样频率,输出周期对应于输出频率,并且采样频率与输出频率的比率范围等于或大于2。此外,在一些实施例中,当有效等同的SAR ADC对应于N位SAR ADC时,输出逻辑值DOUT是(N+M)位逻辑值。在一些实施例中,当N介于6至8的范围内时,M介于2至16的范围内。

根据一个实施例,一种模数转换系统包括:跟踪及保持单元,被配置为基于输入信号输出输入值;数模(D/A)转换单元,被配置为基于N位逻辑值生成反馈值,N为正整数;耦合单元,被配置为基于输入信号和反馈信号,生成误差信号;硬件回路滤波器,被配置为基于误差信号值生成经过过滤的误差信号值;比较单元,被配置为基于组合值的极性而生成比较值;以及控制单元。组合值基于输入值减去反馈值和经过过滤的误差信号值的总和。控制单元被配置为在采样周期内,根据比较单元的N个比较结果来设置N位逻辑值;以及在收到N个比较结果之后,使耦合单元生成误差信号。

根据另一实施例,一种模数(A/D)转换电路包括回路滤波器,被配置为基于误差信号电压电平,生成经过过滤的误差信号电压电平;以及N位逐次逼近寄存器型(SAR)模数转换器(ADC),被配置为接收输入电压,其中,N为正整数。SAR ADC包括比较器,被配置为基于输入电压电平、N位逻辑值以及过滤后的误差信号电压电平而生成比较结果;以及SAR控制器。SAR控制器被配置为:基于N位逻辑值来设置比较器的输入电压信号;基于比较结果来设置N位逻辑值;以及在采样周期内,在SAR控制器收到N个比较结果后,使SAR ADC生成另一误差信号电压电平。

根据另一实施例,一种操作模数(A/D)转换电路的方法包括:在采样周期内,通过操作逐次逼近寄存器型(SAR)模数转换器(ADC),基于经过过滤的误差信号电压和输入电压而生成N位逻辑值,N为正整数。在采样周期内,基于N位逻辑值和输入电压而生成误差信号电压。在采样周期或下一采样周期内,基于采样周期的误差信号电压,由回路滤波器生成另一经过过滤的误差信号电压。另一经过过滤的误差信号电压可用作下一采样周期的经过过滤的误差信号电压。

以上概括了几个实施例的特征使得本领域的技术人员可更好的理解本发明的各方面。本领域的技术人员将理解他们可容易将本发明作为设计和修改其他工艺和结构的基础以实现与本发明所介绍的实施例相同的目的和/或取得相同的有益效果。本领域的技术人员还将想到这种等同构造并没有偏离本发明的精神和范围,因此,在没有背离本发明的精神和范围的情况下,他们在本发明中可做出各种修改、替换以及变化。

Claims (20)

1.一种逐次逼近寄存器型(SAR)A/D转换系统,包括:
跟踪及保持单元,被配置为基于当前采样周期的输入信号而输出输入值;
D/A转换单元,被配置为基于每次比较结果生成的N位逻辑值而生成对应的反馈值,N为正整数;
耦合单元,被配置为基于所述当前采样周期的所述输入值和所述当前采样周期的第N次比较生成的所述反馈值而生成误差信号值;
硬件回路滤波器,被配置为基于所述误差信号值而生成经过过滤的误差信号值以作为下一采样周期的经过过滤的误差信号值;比较单元,被配置为基于对应组合值的极性而生成每次比较结果,所述组合值基于所述输入值减去上一次比较结果所生成的所述反馈值再减去上一采样周期的经过过滤的误差信号值;以及
控制单元,被配置为在所述当前采样周期内:
根据所述比较单元的N个比较结果来分别N次设置所述N位逻辑值;和
在收到所述N个比较结果之后,使所述耦合单元生成所述误差信号值。
2.根据权利要求1所述的A/D转换系统,还包括:输出滤波单元,被配置为在输出周期内,
基于所述控制单元的多个N位逻辑值,生成输出逻辑值,所述多个N位逻辑值中的每一个N位逻辑值都对应于不同的采样周期。
3.根据权利要求2所述的A/D转换系统,其中,所述不同采样周期中的至少一个采样周期对应于采样频率,所述输出周期对应于输出频率,并且所述采样频率与所述输出频率的比率等于或大于2。
4.根据权利要求3所述的A/D转换系统,其中,所述采样频率与所述输出频率的比率等于或小于4。
5.根据权利要求1所述的A/D转换系统,还包括:开关缓冲器,被配置为对所述误差信号值进行采样和保持。
6.根据权利要求1所述的A/D转换系统,其中,所述硬件回路滤波器是模拟高通滤波器。
7.根据权利要求1所述的A/D转换系统,还包括:电容器阵列,被配置为由所述比较单元的一部分、所述跟踪及保持单元、所述D/A转换单元、所述耦合单元整体实现,并且所述电容器阵列包括:
(N+1)个电容性器件,每个电容性器件都具有第一端和第二端,第n个电容性器件的电容值为并且第(N+1)个电容性器件的电容值为C为预定的电容值,而n是介于1至N范围内的正整数;
输出节点,电连接至所述(N+1)个电容性器件的第一端;
(N+1)个开关器件,每个开关器件都被配置为将所述(N+1)个电容性器件的第二端中的相应的第二端选择性地连接至输入节点、电源节点或一个或多个参考节点,所述输入节点被配置为接收所述输入信号,而所述一个或多个参考节点被配置为分别地接收一个或多个参考电压;以及
另一开关器件,连接在所述输出节点和所述电源节点之间,所述电源节点被配置为接收供电参考电压。
8.一种A/D转换电路,包括:
回路滤波器,被配置为基于当前采样周期的误差信号电压电平,生成经过过滤的误差信号电压电平以用作下一采样周期的经过过滤的误差信号电压电平;以及
N位逐次逼近寄存器型(SAR)ADC,被配置为接收所述当前采样周期内的输入电压,N为正整数,并且所述逐次逼近寄存器型ADC包括:
比较器,被配置为基于输入电压电平、上一次比较结果所生成的N位逻辑值以及上一采样周期的经过过滤的误差信号电压电平而生成当前比较结果;和
逐次逼近寄存器型控制器,被配置为:
基于所述上一次比较结果所生成的所述N位逻辑值来设置输入至所述比较器的反馈电压电平;
基于所述当前比较结果而设置当前的所述N位逻辑值;和
在所述当前采样周期内,在所述逐次逼近寄存器型控制器接收所述比较器的N个比较结果之后,使所述逐次逼近寄存器型ADC生成所述当前采样周期的误差信号电压电平。
9.根据权利要求8所述的A/D转换电路,包括:输出滤波器,被配置为在输出周期内,
基于所述逐次逼近寄存器型控制器的多个N位逻辑值,生成输出逻辑值,所述多个N位逻辑值中的每个N位逻辑值都对应于不同的采样周期。
10.根据权利要求9所述的A/D转换电路,其中,所述不同采样周期中的至少一个对应于采样频率,所述输出周期对应于输出频率,并且所述采样频率与所述输出频率的比率等于或大于2。
11.根据权利要求10所述的A/D转换电路,其中,所述采样频率与所述输出频率的比率等于或小于4。
12.根据权利要求8所述的A/D转换电路,还包括:开关缓冲器,被配置为基于所述逐次逼近寄存器型ADC的误差信号电压,来对所述误差信号电压电平进行采样和保持。
13.根据权利要求8所述的A/D转换电路,其中,所述回路滤波器是模拟高通滤波器。
14.根据权利要求8所述的A/D转换电路,其中,
所述逐次逼近寄存器型ADC还包括:电容器阵列,至少包括被配置为接收所述输入电压的输入节点和输出节点;以及
所述逐次逼近寄存器型ADC的比较器包括第一输入节点和第二输入节点,所述第一输入节点与所述逐次逼近寄存器型ADC的电容器阵列的输出节点连接,而所述第二输入节点与所述回路滤波器的输出节点连接。
15.根据权利要求8所述的A/D转换电路,其中,所述逐次逼近寄存器型ADC还包括:电容器阵列,并且所述电容性阵列包括:
(N+1)个电容性器件,均具有第一端和第二端,第n个电容性器件的电容值为并且第(N+1)个电容性器件导电电容值为C是预定电容值,并且n是介于1至N范围内的正整数;
输出节点,电连接至所述(N+1)个电容性器件的第一端;
(N+1)个开关器件,每个开关器件都被配置为将所述(N+1)个电容性器件的第二端中的相应的第二端选择性地连接至输入节点、电源节点或多个参考节点,所述输入节点被配置为接收所述输入信号,而所述多个参考节点被配置为分别接收多个参考电压;以及
另一开关器件,连接在所述输出节点和所述电源节点之间,所述电源节点被配置为接收供电参考电压。
16.根据权利要求15所述的A/D转换电路,其中,所述多个参考节点包括第一参考节点和第二参考节点,所述第一参考节点被配置为接收第一参考电压,所述第二参考节点被配置为接收第二参考电压,所述第二参考电压的电压电平低于所述第一参考电压的电压电平。
17.一种操作A/D转换电路的方法,包括:
在采样周期内:
通过操作逐次逼近寄存器型(SAR)ADC,基于上次采样周期的经过过滤的误差信号电压、输入电压和存储在逐次逼近寄存器型控制器或者对于所述逐次逼近寄存器型控制器是可存取的基于上次比较所生成的N位逻辑值而生成基于当前比较的N位逻辑值,N为正整数;和
基于第N次比较生成的所述N位逻辑值的重构值和所述输入电压,生成误差信号电压;以及
在所述采样周期或下一采样周期内:
基于所述采样周期的所述误差信号电压,由回路滤波器生成另一经过过滤的误差信号电压,所述另一经过过滤的误差信号电压可用作所述下一采样周期的经过过滤的误差信号电压。
18.根据权利要求17所述的方法,还包括:
在输出周期:
基于多个N位逻辑值而生成输出逻辑值,所述多个N位逻辑值中的每一个N位逻辑值都对应于不同的采样周期。
19.根据权利要求18所述的方法,其中,所述采样周期对应于采样频率,所述输出周期对应于输出频率,并且所述采样频率与所述输出频率的比率等于或大于2。
20.根据权利要求17所述的方法,其中,
生成所述N位逻辑值包括基于所述输入电压而对所述逐次逼近寄存器型ADC的电容器阵列进行充电;以及
生成所述误差信号电压包括基于所述第N次比较生成的所述N位逻辑值的重构值来设置所述逐次逼近寄存器型ADC中的电容器阵列,使得所述误差信号电压的电压电平对应于所述输入电压的电压电平减去对应于所述第N次比较生成的所述N位逻辑值的重构值的电压电平。
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