CN105811984A - 输入采样与转换前端电路 - Google Patents

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Abstract

本发明公开了一种采样与转换前端电路，包括：m个采样电容(CC1～Ccm)、m个比较器，其中：m个采样电容(CC1～Ccm)的底板分别连接输入电压Vin，输出转换结果Q1～Qm；转换结果Q1～Qm分别控制电容(CC1～Ccm)的底板接Vrefp或Vrefn，电容的顶板全部并联得到VE；VE为精分ADC的输入。本发明实施例的采样与转换前端电路，具有降低孔径误差、减少输入信号负载和优化芯片面积的优点。

Description

输入采样与转换前端电路
技术领域
本发明涉及模数转换技术领域，尤其涉及一种输入采样与转换前端电路。
背景技术
随着现代数字系统数据处理速度的不断提升，高性能模数转换器(Analog-DigitalConverter，ADC)的重要性在日益提高。高速高精度ADC通常采用开关电容电路和分步转换结构进行实现，如pipeline,SAR，SubrangeSAR等，并且，为了优化噪声和功耗，将前端的输入采样保持放大器取消掉，让信号直接进入到第一步转换电路。图1是传统的开关电容式模数转换器系统示意框图，其中的粗分ADC和开关电容数模转换器SCDAC，(SwitchedCapacitorDigital-AnalogConverter)构成第一步转换电路，即前端电路。图2是图1中粗分ADC和开关电容DAC构成的前端电路的具体电路实现示意图。输入信号Vin同时由两个部分进行采样，一路是粗分ADC中的采样电容Cc1～Ccm，一路是SCDAC中的采样电容C1～Cm。采样完成后，电路进入粗分A/D转换阶段，粗分ADC中的Cc1～Ccm底板切换到参考电压Vr1～Vrm，比较器触发，得到输出结果Q1～Qm。如图2所示，电路进入D/A转换状态时，输出结果Q1～Qm分别控制SCDAC电容C1～Cm底板接Vrefp或Vrefn，SCADC根据上一步粗分A/D转换结果Q1～Qm得到模拟余差信号VE，并将其作为精分ADC的输入值。
但是可以明显看出，在取消前端采样保持放大器，让输入信号直接进入到第一步转换电路后，传统的开关电容式模数转换器前端电路有两个采样路径，为了保证此两路采到的输入信号值一样，需要两个时间常数完全相同且采样时刻无偏移。然而，在实际电路实现中，由于设计、工艺、版图等因素的影响，两个路径之间不可能实现完全的匹配，它们所跟踪采样得到的输入信号值会有偏差，即所谓的孔径误差，这个孔径误差会影响模数转换器的转换精度，超过一定量后甚至会导致转换错误。并且，孔径误差与输入信号频率有关，频率信号频率越高，则误差就越大，故它实际上会限制ADC的输入信号带宽。另外，输入电容也是ADC的一个重要指标，它是ADC呈现给ADC驱动器的负载，代表其被驱动的难易程度，输入电容越大，则越难被驱动，就越难实现宽带性能。如图2所示，传统前端电路的输入电容可表示为即粗分ADC和SCDAC的采样网络均构成输入信号的负载。
发明内容
本发明的目的旨在至少在一定程度上解决上述的技术问题之一。
为此，本发明的第一个目的在于提出一种输入采样与转换前端电路，该采样与转换前端电路采用了电容复用，将传统的开关电容式模数转换器前端电路的两个采样路径合并为一个采样路径，具有降低孔径误差、减少输入信号负载和优化芯片面积的优点。
为达上述目的，本发明第一方面实施例提出了一种输入采样与转换前端电路，包括：m个采样电容(CC1～CCm)、m个比较器，m为正整数，其中：所述m个采样电容(CC1～CCm)的底板分别通过第一时钟相ck1连接输入电压Vin，所述m个采样电容的底板分别通过第二时钟相ck2连接基准电压Vr1～Vrm以及所述m个采样电容的顶板分别连接所述m个比较器的输入端，所述m个比较器的输出端输出得到转换结果Q1～Qm；所述转换结果Q1～Qm分别通过第三时钟相ck3控制对应电容的底板接Vrefp或Vrefn，所述对应电容的顶板通过所述第三时钟相ck3并联得到VE；所述VE作为精分ADC的输入。
根据本发明实施例的输入采样与转换前端电路，通过m个采样电容(CC1～CCm)的底板分别连接输入电压Vin，输出转换结果Q1～Qm；转换结果Q1～Qm分别控制对应电容的底板接Vrefp或Vrefn，对应电容的顶板全部并联得到VE；VE作为精分ADC的输入。电容(CC1～CCm)复用于粗分ADC和SCDAC，具有降低孔径误差、减少输入信号负载和优化芯片面积的优点。
在本发明的一个实施例中，所述第一时钟相ck1为高的输入信号采样状态，所述第二时钟相ck2为高的粗分A/D转换状态，所述第三时钟相ck3为高的D/A转换状态和精分A/D转换状态。
在本发明的一个实施例中，所述粗分ADC比较器的输入差值为所述输入电压Vin与阈值电压Vcm的差值。
在本发明的一个实施例中，所述m个比较器的输出端输出转换结果Q1～Qm。
在本发明的一个实施例中，所述第一时钟相ck1下降时所述第二时钟相ck2上升，所述第二时钟相ck2下降时所述第三时钟相ck3上升。
在本发明的一个实施例中，所述第一时钟相ck1为高电平时，所述电路进入采样状态，所述电路的输入电容为其中，m为所述电路中的电容个数，所述电容底板接输入电压Vin。
在本发明的一个实施例中，所述第二时钟相ck2为高电平时，所述电路进入粗分A/D转换状态，所述电路的电容底板分别接对应的基准电平，得到转换结果Q1～Qm。
在本发明的一个实施例中，所述第三时钟相ck3为高电平时，所述电路进入D/A转换状态，所述转换结果Q1～Qm分别控制对应电容的底板接Vrefp或Vrefn，对应电容的顶板全部并联得到VE。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中，
图1为根据本发明一个实施例的传统的开关电容式模数转换器系统示意框图；
图2为根据本发明一个实施例的粗分ADC和开关电容DAC(SCDAC)构成的前端电路的具体电路实现示意图；
图3为根据本发明一个实施例的输入采样与转换前端电路图；
图4为根据本发明一个实施例的输入采样与转换前端电路的控制时序图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例的输入采样与转换前端电路。
图3为根据本发明一个实施例的输入采样与转换前端电路图。
图4为根据本发明一个实施例的输入采样与转换前端电路的控制时序图。
如图3所示，该输入采样与转换前端电路图可以包括：m个采样电容(CC1～CCm)、m个比较器，m为正整数。
其中，m个采样电容CC1～CCm的底板分别通过第一时钟相ck1控制的开关连接输入电压Vin，m个采样电容(CC1～CCm)的底板分别通过第二时钟相ck2控制的开关连接基准电压Vr1～Vrm以及m个采样电容的顶板分别连接m个比较器的输入端，比较器的输出端输出转换结果Q1～Qm。
转换结果Q1～Qm分别通过第三时钟相ck3控制对应电容(CC1～CCm)的底板接Vrefp或Vrefn，对应电容的顶板通过第三时钟相ck3控制的开关进行并联得到VE。
VE作为精分ADC的输入。
需要说明的是，m由粗分ADC的精度决定，例如粗分ADC是N位，m＝2N-1，具体而言，粗分ADC是2位，采样电容为3个，比较器为3个。可以根据需要设置粗分ADC的精度。
具体地，根据图4的控制时序图，模数转化器分为4个工作状态：时钟ck1为高的输入信号采样状态，时钟ck2为高的粗分A/D转换状态，时钟ck3为高的D/A转换状态和随后的精分A/D转换状态。
采样状态时，时钟ck1为高，电容Cc1～Ccm底板接输入信号，顶板接共模电压，输入电容为
ck1为低时采样结束，电路进入粗分A/D转换状态，此时时钟ck2为高，采样电容Cc1～Ccm底板分别接相应的基准电平Vr1～Vrm，粗分ADC开始工作，一次性得到高位段m个转换结果Q1～Qm。
粗分ADC比较完成，电路进入D/A转换状态，时钟ck3为高，如图3所示，电容Cc1～Ccm底板分别在转换结果Q1～Qm的控制下接Vrefp或Vrefn，电容Cc1～Ccm顶板全部并联得到模拟余差信号,VE，并将其作为精分ADC的输入进行接下来的低位段比较。
本发明的输入采样与转换前端电路复用了粗分ADC电容和传统的SCDAC电容，使得传统设计中独立的粗分ADC采样网络简并到了SCDAC中，从而有效降低了孔径误差效应和输入信号负载。
可以理解，本发明实施例的输入采样与转换前端电路，将粗分ADC采样电容与SCDAC电容进行简并，利用粗分ADC电容网络所采样的信号既进行A/D转换又进行D/A转换，进而可以避免粗分ADC采样电容与SCDAC电容之间的孔径误差问题，并且，由于取消了SCDAC电容，整个ADC的输入电容也减小了。
需要说明的是，在本发明的实施例中，第一时钟相ck1为高的输入信号采样状态，第二时钟相ck2为高的粗分A/D转换状态，第三时钟相ck3为高的D/A转换状态和精分A/D转换状态，每一个时钟相的具体描述如图4所示，模数转化器分为4个工作状态。
根据本发明实施例的输入采样与转换前端电路，通过m个采样电容(CC1～CCm)的底板分别连接输入电压Vin，输出转换结果Q1～Qm；转换结果Q1～Qm分别控制电容(CC1～CCm)的底板接Vrefp或Vrefn，电容的顶板全部并联得到VE；VE作为精分ADC的输入。具有降低孔径误差、减少输入信号负载和优化芯片面积的优点。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种输入采样与转换前端电路，其特征在于，包括：m个采样电容(CC1～Ccm)、m个比较器，m为正整数，其中：
所述m个采样电容(CC1～Ccm)的底板分别通过第一时钟相ck1连接输入电压Vin，所述m个采样电容的底板分别通过第二时钟相ck2连接基准电压Vr1～Vrm及所述m个采样电容的顶板分别连接所述m个比较器的输入端，所述m个比较器的输出端输出得到转换结果Q1～Qm；
所述转换结果Q1～Qm分别通过第三时钟相ck3控制对应电容的底板接Vrefp或Vrefn，所述对应电容的顶板通过所述第三时钟相ck3并联得到VE；
所述VE作为精分ADC的输入。
2.如权利要求1所述的输入采样与转换前端电路，其特征在于，所述第一时钟相ck1为高的输入信号采样状态，所述第二时钟相ck2为高的粗分A/D转换状态，所述第三时钟相ck3为高的D/A转换状态和精分A/D转换状态。
3.如权利要求1所述的输入采样与转换前端电路，其特征在于，所述粗分ADC比较器的输入差值为所述输入电压Vin与阈值电压Vcm的差值。
4.如权利要求2所述的输入采样与转换前端电路，其特征在于，所述m个比较器的输出端输出转换结果Q1～Qm。
5.如权利要求1所述的输入采样与转换前端电路，其特征在于，所述第一时钟相ck1下降时所述第二时钟相ck2上升，所述第二时钟相ck2下降时所述第三时钟相ck3上升。
6.如权利要求1所述的输入采样与转换前端电路，其特征在于，所述第一时钟相ck1为高电平时，所述电路进入采样状态，所述电路的输入电容为其中，m为所述电路中的电容个数，所述电容底板接输入电压Vin。
7.如权利要求1所述的输入采样与转换前端电路，其特征在于，所述第二时钟相ck2为高电平时，所述电路进入粗分A/D转换状态，所述电路的电容底板分别接对应的基准电平，得到转换结果Q1～Qm。
8.如权利要求1所述的输入采样与转换前端电路，其特征在于，所述第三时钟相ck3为高电平时，所述电路进入D/A转换状态，所述转换结果分别控制对应电容的底板接Vrefp或Vrefn，对应电容的顶板全部并联得到VE。
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