CN110417412A - 一种时钟生成方法、时序电路及模数转换器 - Google Patents
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Abstract
一种时钟生成方法、时序电路及模数转换器，时钟生成方法包括以下步骤：第一步、产生四相25％占空比时钟；第二步、输出1：1：2占空比高电平不交叠时钟，并作如下分配：采样时间和比较器比较时间分别占整个周期的1/4；剩余1/2时钟周期用于MDAC中运放的建立。时序电路包括：用于获得四相25％占空比时钟的时钟产生电路；用于通过两相25％占空比时钟获得接近50％占空比时钟的与门逻辑电路；用于将单相25％占空比时钟和0电位电平VSS进行与运算的与门逻辑电路；用于对各个逻辑电路的输出信号进行时钟校准的D触发器；以及，D触发器之后通过缓冲器增强驱动并且辅助实现所需要的不同时钟延迟。模数转换器具有所述的时序电路。本发明降低了对运放带宽的要求。
Description
技术领域
本发明属于信号处理领域，具体涉及一种时钟生成方法、时序电路及模数转换器。
背景技术
模数转换器是实现信号由模拟到数字的转换的电路，以实现用数字信号处理器处理自然界中的模拟信号。近些年来，模数转换器已经广泛地应用于语音图像处理器、声呐雷达处理系统、传感网络、有线无线通信系统、生物医疗系统、测试测量仪器等电子系统之中，并扮演着不可或缺的角色。但是，受限于工艺偏差，温度分布，电路非线性，漏电流等非理想因素，在高性能系统中，高速高精度ADC通常是整个系统性能的瓶颈。为实现低功耗高信噪比的模数转换器，SHA_less结构被广泛地运用在流水线型模数转换器中。没有采样保持电路模块，整个ADC的功耗可以得到显著的降低，同时也减少了一部分噪声的来源。
传统的MDAC时序电路中普遍采用两相不交叠时钟，这在如今低功耗高精度无采保的流水线ADC电路中会严重影响运放的建立速度与精度，进而导致ADC的速度受到了限制。传统的流水线模数转换器为了实现高速流水作业，前一级保持的时刻下一级进行采样，而当前一级采样的时刻下一级进行保持，为了保证电路在每一个时刻都是确定的状态，因此采用两相高电平不交叠的时钟。其中MDAC的采样时间和保持输出时间的比例是1：1。
在当今对于ADC低功耗越来越苛刻的功耗要求下，在高速Pipelined ADC中采用THA_less结构可以显著减少噪声和功耗，但是同时也引入一个问题，即输入信号是时刻变化的，使得sub ADC和MDAC的采样时刻略有不同就会产生很大的偏差，也就是通常所说的“孔径误差”。为了降低孔径误差，在Pipelined ADC第一级会在MDAC和比较器模块同时对输入信号进行采样，以保证信号一致性。在传统流水线模数转换器中采用两相高电平不交叠时钟，sub ADC和MDAC同时采样，当采样结束后，比较器才开始进行比较并转换成数字码控制DAC传递给MDAC的保持输出。虽然，避免了孔径误差，但是占用了运放建立时间，尤其是在超高速模数转换器的设计中，对运放的带宽提出了更为严峻的考验。
发明内容
针对上述现有技术中存在的问题，本发明的目的在于提供一种时钟生成方法、时序电路及模数转换器，可以避免无采保结构流水线模数转换器中出现的孔径误差问题，而且不会占用运放的建立时间，降低了对运放带宽的严峻要求。
为实现上述目的，本发明采用以下技术方案：
一种时钟生成方法，包括以下步骤：
第一步、产生四相25％占空比时钟；
第二步、输出1：1：2占空比高电平不交叠时钟，并作如下分配：
-采样时间和比较器比较时间分别占整个周期的1/4；
-剩余1/2时钟周期用于MDAC中运放的建立。
进一步的，MDAC和比较器在前1/4周期同时对输入信号进行采样，采样结束后，比较器利用1/4周期时间进行比较与转换；当剩余1/2时钟到来时，DAC数据已经准备好，MDAC中的运放直接进行放大输出。
进一步的，所述的第二步具体步骤如下：首先使用占空比为25％的四相时钟产生电路得到四相时钟PH0、PH1、PH2和PH3，将PH2和PH3由与门运算得到占空比接近50％的时钟CLKSOP，PH0和PH1不经过逻辑门运算，分别将PH0、PH1和0电位电平VSS进行与运算，在保证PH0和PH1信号不变的前提下，其逻辑门输出结果THSSOP和CLKCOP与占空比接近50％的时钟CLKSOP保持同样的延时。
进一步的，所述的第二步在进行逻辑运算之后均采用D触发器进行时钟校准，使得所有时钟边沿对齐。
进一步的，D触发器之后通过缓冲器增强驱动并且辅助实现所需要的不同时钟延迟。
本发明实施例还给出了一种时序电路，包括：
用于获得四相25％占空比时钟的时钟产生电路；
用于通过两相25％占空比时钟获得接近50％占空比时钟的与门逻辑电路；
用于将单相25％占空比时钟和0电位电平VSS进行与运算的与门逻辑电路；
以及，用于对各个逻辑电路的输出信号进行时钟校准的D触发器。
进一步的，所述的D触发器还连接缓冲器。
本发明实施例还给出了一种模数转换器，具有上述的时序电路。
基于以上技术方案，相较于现有技术，本发明的有益效果在于：
由于运放的带宽是限制整个模数转换器动态误差性能的瓶颈，尤其是流水线模数转换器的第一级，对动态误差的要求极为苛刻，因此，为了尽量降低对运放的带宽需求，将MDAC采样时间，比较器和运放的建立时间的比例设置为1:1:2。MDAC和比较器在前1/4周期同时对输入信号进行采样。采样结束后，比较器利用1/4周期时间进行比较与转换。当剩下的1/2时钟到来时，DAC数据已经准备好，运放可以直接进行放大输出。相比于传统时间分配模式，比较器进行比较的时间挤占了采样时间，而没有挤占运算放大器建立时间，这样运放在采样结束后比较器阵列就会立即进行比较，并在运放建立保持时刻到来前准备好数据，不会占用运放建立的时间。因此，本发明的时钟生成方法降低了对运放带宽的严峻要求。
相较于现有技术，本发明时序电路的有益效果在于：首先通过时钟产生电路产生四相25％占空比时钟，再经过逻辑电路和D触发器输出1：1：2占空比高电平不交叠时钟。在采样时间方面，比较器比较及处理数据时间总共用时1/2个时钟周期，运放的建立时间占整个周期的1/2，相对地增加了用于运放建立的时间，降低了对运放的要求，提高了ADC的速度。在进行逻辑运算之后，均采用D触发器进行时钟校准，使得所有时钟边沿对齐。D触发器之后通过缓冲器增强驱动并且辅助实现所需要的不同时钟延迟。
与现有技术相比，本发明的模数转换器可以避免无采保结构流水线模数转换器中孔径误差问题，而不占用运放的建立时间，对运放带宽的要求较低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1流水线模数转换器每一级架构图；
图2本发明用于无采保结构流水线模数转换器的时序图；
图3本发明占空比25％的四相时钟产生电路图；
图4本发明时钟逻辑电路图；
图5本发明的D触发器电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。
基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提还可以进行若干简单的修改和润饰，所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或者可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员能够显式地和隐式地理解的是，在本发明所描述的实施例可以与其它实施例相结合。
参见图1-2，为了THA_less结构流水线型模数转换器关键模块MDAC中在高速Pipelined ADC中降低对运放的带宽要求，本发明使MDAC采样时间，比较器比较时间和MDAC保持建立时间比例是1：1：2。也就是说MDAC采样时间约占用整个周期的1/4，比较器比较时间约占用整个周期的1/4，而留给运算放大器的建立时间约为整个时钟周期的1/2。相比于传统时间分配模式，比较器进行比较的时间挤占了采样时间，而没有挤占运算放大器建立时间，这样运放在采样结束后比较器阵列就会立即进行比较，并在运放建立保持时刻到来前准备好数据，不会占用运放建立的时间。该1：1：2时钟的产生是首先产生一个四相时钟，每一个相位时钟高电平占用整个时钟周期的1/4，再通过逻辑运算电路和D触发器控制得到1：1：2的时钟。使PH2与PH3取相或运算，可以得到占空比50％的时钟信号。
因为时钟的上升和下降需要时间，开关的导通和断开也会有阈值波动，因此为了保证MDAC中不同时钟控制的开关不存在同时导通的状态，使MDAC工作保持正常，采用高电平不交叠的时钟来控制MDAC中的数字电路。为了让电路处于采样或保持的工作状态尽可能长，时钟的上升沿和下降沿都尽可能的窄，进而尽可能降低对ADC模拟模块的要求。
由于运放的带宽是限制整个模数转换器动态误差性能的瓶颈，尤其是流水线模数转换器的第一级，对动态误差的要求极为苛刻，因此，为了尽量降低对运放的带宽需求，将MDAC采样时间，比较器和运放的建立时间的比例为1:1:2。MDAC和比较器在前1/4周期同时对输入信号进行采样。采样结束后，比较器利用1/4周期时间进行比较与转换。当剩下的1/2时钟到来时，DAC数据已经准备好，由此运放可以直接进行放大输出。因为经过第一级采样保持后，信号就被转换成了时间离散电平，从第二级开始处理的都是已经过离散的模拟信号，可以直接交由比较器进行比较，比较器比较和MDAC采样阶段可以同时进行，而且对于带宽的要求也比第一级降低了不少，所以从第二级开始采样时钟和保持时钟依然采用1：1时序来设计，即采用传统的两相不交叠时钟，其中一相进行MDAC采样和比较器比较，另外一相用于MDAC运放建立。这样的时钟可以在后面的几级模数转换中进行重复利用。
参见图3-5，具体的时钟产生电路，先产生占空比为25％的四相时钟，然后经过逻辑运算和D触发器输出所需要的高电平不交叠时钟。首先使用占空比25％的四相时钟产生电路得到所需要的四相时钟PH0、PH1、PH2和PH3之后，PH2和PH3由与门运算可以得到占空比接近50％的时钟CLKSOP，PH0和PH1无须经过逻辑门运算，但是为了保证和CLKSOP保证同样的延时，分别将PH0、PH1和0电位电平VSS进行与运算，这样，在保证PH0和PH1信号不变的前提下，其逻辑门输出结果THSSOP和CLKCOP与占空比接近50％的时钟CLKSOP保持了一样的延时。在经过逻辑运算后的时钟虽然已经尽量保证电路延时统一，但是依然会有走线寄生等问题影响时钟信号，尤其是在高速电路中，这种影响不可忽略。在逻辑运算后采用D触发器进行时钟校准后，所有时钟边沿对齐，使得时序得以保证。D触发器后面加有buffer，以增强驱动，并在一定程度上实现所需要的不同时钟延迟。
图中，时钟信号CLKS1，CLKF1，CLKF2，CLKC1分别是流水线型ADC第一级MDAC的采样时钟，第一级MDAC的保持时钟以及偶数级MDAC的采样时钟，偶数级MDAC的保持时钟以及除第一级外奇数级MDAC的采样时钟，第一级MDAC比较器的比较时钟。
以上结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，还可以对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域技术人员可以对本发明进行各种改动和变型，这些不脱离本发明的精神和范围的修改和变型也属于本发明权利要求及其等同技术的范围之内。
Claims (8)
1.一种时钟生成方法，其特征在于，包括以下步骤：
第一步、产生四相25％占空比时钟；
第二步、输出1：1：2占空比高电平不交叠时钟，并作如下分配：
-采样时间和比较器比较时间分别占整个周期的1/4；
-剩余1/2时钟周期用于MDAC中运放的建立。
2.根据权利要求1所述的时钟生成方法，其特征在于：MDAC和比较器在前1/4周期同时对输入信号进行采样，采样结束后，比较器利用1/4周期时间进行比较与转换；当剩余1/2时钟到来时，DAC数据已经准备好，MDAC中的运放直接进行放大输出。
3.根据权利要求1所述的时钟生成方法，其特征在于，所述的第二步具体步骤如下：首先使用占空比为25％的四相时钟产生电路得到四相时钟PH0、PH1、PH2和PH3，将PH2和PH3由与门运算得到占空比接近50％的时钟CLKSOP，PH0和PH1不经过逻辑门运算，分别将PH0、PH1和0电位电平VSS进行与运算，在保证PH0和PH1信号不变的前提下，其逻辑门输出结果THSSOP和CLKCOP与占空比接近50％的时钟CLKSOP保持同样的延时。
4.根据权利要求1所述的时钟生成方法，其特征在于：所述的第二步在进行逻辑运算之后均采用D触发器进行时钟校准，使得所有时钟边沿对齐。
5.根据权利要求1所述的时钟生成方法，其特征在于：所述的D触发器之后通过缓冲器增强驱动并且辅助实现所需要的不同时钟延迟。
6.一种时序电路，其特征在于，包括：
用于获得四相25％占空比时钟的时钟产生电路；
用于通过两相25％占空比时钟获得接近50％占空比时钟的与门逻辑电路；
用于将单相25％占空比时钟和0电位电平VSS进行与运算的与门逻辑电路；
以及，用于对各个逻辑电路的输出信号进行时钟校准的D触发器。
7.根据权利要求6所述的时序电路，其特征在于：所述的D触发器还连接缓冲器。
8.一种模数转换器，其特征在于：具有权利要求6或7所述的时序电路。
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Address after: 215000 unit 505, a7 / F, 218 Xinghu street, Suzhou Industrial Park, Suzhou City, Jiangsu Province Patentee after: Xunxin Microelectronics (Suzhou) Co.,Ltd. Address before: 215000 unit 505, a7 / F, 218 Xinghu street, Suzhou Industrial Park, Suzhou City, Jiangsu Province Patentee before: ACELA MICRO CO.,LTD. |