JP2019516314A

JP2019516314A - 時間インタリーブ型逐次比較アナログ−デジタル変換器のための非同期クロック生成

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Publication number: JP2019516314A
Application number: JP2018555489A
Authority: JP
Inventors: ジョウレイ，; ヒヴァヘダヤティ，
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Filing date: 2017-04-11
Publication date: 2019-06-13
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Abstract

クロック発生器（５００）は、グローバルクロック信号（２１６）を受信するための第１の入力部（５０２）と、完了信号（５１６）を受信するための第２の入力部（５０４）と、変換サイクルにおいて比較器（２１２）から差動出力（１１６、３１２、３１４）を受信するための第３の入力部（５０６）とを含む。クロック発生器（５００）は、グローバルクロック信号（２１６）および差動出力（１１６、３１２、３１４）に少なくとも部分的に基づいて制御クロック信号（２２６）を生成し、次の変換サイクルのために制御クロック信号（２２６）を比較器（２１２）に提供するように構成された論理回路（５０８）も含む。論理回路（５０８）は、変換段階における必要な変換サイクルの完了を示す完了信号（５１６）に応答して制御クロック信号（２２６）を無効にするようにも構成される。【選択図】図５−２

Description

本明細書で説明される実施形態は、一般には、クロック発生器に関し、詳細には、アナログ−デジタル変換器のための非同期クロック発生器に関する。

アナログ−デジタル変換器（ＡＤＣ）は、デジタルデータ処理のためにアナログ信号を変換するために電子デバイスにおいて使用される。具体的には、ＡＤＣは、アナログ信号を、アナログ信号の近似値であるデジタル信号に変換する。様々な性能、パワー、コスト、およびサイズの要件を満たすために、多くのタイプのＡＤＣが開発されている。近年、商用デバイスは、より高い速度とより高い分解能とを要求している。結果として、より高いサンプリングレート（たとえば、毎秒ギガサンプルのサンプリングレート）を有するＡＤＣを有することが望ましい。

ＡＤＣは、比較器とクロック発生器とを含んでもよい。より高いサンプリングレートを有するＡＤＣ用の比較器およびクロック発生器は、それらがより高い速度でスイッチングするので、より多くの電力を消費する。したがって、比較器およびクロック発生器によって生じる電力消費は、高速かつ電力効率の良いＡＤＣの開発において重要な設計上の考慮事項になる。

クロック発生器は、グローバルクロック信号を受信するための第１の入力部と、完了信号を受信するための第２の入力部と、変換サイクルにおいて比較器から差動出力を受信するための第３の入力部と、グローバルクロック信号および差動出力に少なくとも部分的に基づいて制御クロック信号を生成し、次の変換サイクルのために制御クロック信号を比較器に提供するように構成された論理回路とを含み、論理回路は、変換段階における必要な変換サイクルの完了を示す完了信号に応答して制御クロック信号を無効にするようにも構成される。

任意選択で、クロック発生器は、逐次比較レジスタアナログ−デジタル変換器（ＳＡＲＡＤＣ）の一部を形成するか、またはそれに結合された非同期クロック発生器である。

任意選択で、グローバルクロック信号は、ＳＡＲＡＤＣの変換レートを制御するためのものであり、グローバルクロック信号の第１のエッジは、入力信号のサンプリングをトリガするように構成され、グローバルクロック信号の第２のエッジは、サンプリングされた入力信号の、対応するデジタル出力信号へのビット単位の変換をトリガするように構成される。

任意選択で、制御クロック信号の第１のエッジは、比較器による比較をトリガするように構成され、制御クロック信号の第２のエッジは、比較器のリセットをトリガするように構成される。

任意選択で、クロック発生器は、ＯＲゲートをさらに含み、第１の入力部および第２の入力部は、ＯＲゲートの入力部である。

逐次比較レジスタアナログ−デジタル変換器（ＳＡＲＡＤＣ）は、クロック発生器を含む。

任意選択で、論理回路は、第１のトランジスタと、第２のトランジスタであって、第１のトランジスタのドレインが第２のトランジスタのドレインに結合された、第２のトランジスタと、差動出力の第１の出力を受信するように構成された第３のトランジスタと、差動出力の第２の出力を受信するように構成された第４のトランジスタとを備え、第３のトランジスタおよび第４のトランジスタは、第１のトランジスタとグランドとの間に結合される。

任意選択で、論理回路は、第１のトランジスタのソースに結合された第５のトランジスタと、第５のトランジスタのゲートに結合されたＯＲゲートとをさらに備える。

クロック発生器によって実行される方法は、グローバルクロック信号を受信することと、比較器から差動出力を受信することと、比較器への入力のための制御クロック信号を生成することであって、制御クロック信号がグローバルクロック信号および差動出力に基づいてクロック発生器によって生成され、制御クロック信号が次の変換サイクルの開始を制御するためのものである、ことと、変換段階における必要な変換サイクルの完了を示す完了信号に応答して制御クロック信号を無効にすることとを含む。

任意選択で、方法は、グローバルクロック信号の第１のエッジに基づいて入力信号のサンプリングをトリガすることと、グローバルクロック信号の第２のエッジに基づいて、サンプリングされた入力信号の、対応するデジタル出力信号へのビット単位の変換をトリガすることとをさらに含む。

任意選択で、クロック発生器は、グローバルクロック信号および差動出力を受信する動作と、制御クロック信号を生成する動作と、制御クロック信号を無効にする動作とを実行する非同期クロック発生器である。

任意選択で、方法は、制御クロック信号の第１のエッジに基づいて比較器による比較をトリガすることと、制御クロック信号の第２のエッジに基づいて比較器のリセットをトリガすることとをさらに含む。

アナログ−デジタル変換器（ＡＤＣ）は、変換サイクルにおいて差動出力を提供するように構成された比較器と、比較器から差動出力を受信し、Ｎビット二値出力を提供するように構成された逐次比較レジスタ（ＳＡＲ）と、比較器から差動出力を受信するための入力部を有するクロック発生器とを含み、クロック発生器は、次の変換サイクルの開始のための制御クロック信号を生成するように構成され、クロック発生器は、変換段階におけるＮ変換サイクルの完了を示す完了信号に応答して制御クロック信号を無効にするように構成される。

任意選択で、ＡＤＣは、グローバルクロック信号を受信するためのクロック入力部をさらに含み、グローバルクロック信号は、ＡＤＣの変換レートを制御するように構成される。

任意選択で、グローバルクロック信号の第１のエッジは、入力信号のサンプリングをトリガするように構成され、グローバルクロック信号の第２のエッジは、サンプリングされた入力信号の、対応するデジタル出力信号へのビット単位の変換をトリガするように構成される。

任意選択で、クロック発生器は、グローバルクロック信号と比較器からの差動出力とに基づいて制御クロック信号を生成するように構成される。

任意選択で、クロック発生器は、グローバルクロック信号を受信するための第１の入力部と完了信号を受信するための第２の入力部とを有するＯＲゲートを備える。

任意選択で、クロック発生器によって生成される制御クロック信号は、非同期クロック信号である。

時間インタリーブ型ＳＡＲＡＤＣアーキテクチャは、ＡＤＣと追加のＡＤＣとを含み、ＡＤＣは、追加のＡＤＣと時間インタリーブされる。

他の特徴、実施形態、および利点について、詳細な説明において説明する。

図面は、いくつかの特徴の設計および有用性を示し、同様の要素は、共通の参照番号によって参照される。これらの図面は、必ずしも一定の比率で描かれてはいない。上記および他の利点および目的がどのように得られるのかをより良く理解するために、添付図面に示されたより具体的な説明が与えられる。これらの図面は、特許請求の範囲における限定とみなされるべきではない。

逐次比較レジスタ（ＳＡＲ）アナログ−デジタル変換器（ＡＤＣ）を示すブロック図である。複数のＳＡＲＡＤＣを有する高速時間インタリーブ型ＳＡＲＡＤＣアーキテクチャを示す図である。図２−１におけるＳＡＲＡＤＣのうちの１つの例を示す図である。非同期クロック発生器を示す回路図である。図３−１の非同期クロック発生器を有するＳＡＲＡＤＣを示す図である。図３のクロック発生器に関連する例示的な波形を示すタイミング図である。非同期クロック発生器を示す回路図である。図５−１の非同期クロック発生器を有するＳＡＲＡＤＣを示す図である。図５のクロック発生器に関連する例示的な波形を示すタイミング図である。クロック発生器によって実行される方法を示す図である。

以下、様々な特徴について、図を参照して説明する。図は、一定の比率で描かれておらず、同様の構造または特徴の要素は、図を通して同様の参照番号によって表されていることに留意すべきである。図は、説明を容易にすることのみを意図していることに留意すべきである。それらは、特許請求された発明の網羅的な説明として、または特許請求される発明の範囲に対する限定として意図されていない。加えて、示されている項目は、図示された態様または利点のすべてを有する必要はない。特定の項目と関連して説明された態様または利点は、必ずしもその項目に限定されず、そのように示されていない場合であっても、任意の他の項目において実施され得る。

アナログ−デジタルコンバータ（ＡＤＣ）の１つのタイプは、二分検索アルゴリズムをアナログ−デジタル変換に適用する逐次比較レジスタ（ＳＡＲ）ＡＤＣである。具体的には、各変換期間内に、ＳＡＲＡＤＣは、入力電圧をサンプリングし、それを複数の閾値電圧と比較し、対応するデジタル出力をビット単位で生成する。各変換器について単一の比較器のみが使用されるので、ＳＡＲＡＤＣは、比較的低い電力とより小さいフォームファクタとを必要とする。ＳＡＲＡＤＣの分解能は、毎秒約数メガサンプル（Ｍｓｐｓ）のサンプリングレートで８ビットから１６ビットの範囲である。より高いサンプリングレートを達成するために、時間インタリーブ型ＳＡＲＡＤＣを構築するために複数のＳＡＲＡＤＣが用いられてもよい。このアーキテクチャでは、ＳＡＲＡＤＣの各々は、後続のサンプリングイベント間の時間間隔が短縮されるように、入力信号のサンプリングを交替ですることができる。各ＳＡＲＡＤＣの出力は、さらなるデジタル処理のためにデジタル出力信号を生成するためにインタリーブされる。

図１は、アナログ電圧比較器１１０と、ＳＡＲ１２０と、デジタル−アナログ変換器（ＤＡＣ）１３０とを備えるＳＡＲＡＤＣ１００を示す。使用中、ＳＡＲＡＤＣ１００は、アナログ入力電圧１１１を受信し、サンプラ１４０は、サンプリングされた電圧１１２を比較器１１０に提供するためにアナログ入力電圧１１１をサンプリングする。アナログ電圧比較器１１０は、サンプリングされた入力電圧１１２を、ＤＡＣ１３０の出力１１４（たとえば、近似または閾値電圧）と比較し、二値比較の結果１１６（たとえば、比較器の差動出力）をＳＡＲ１２０に出力する。ＳＡＲ１２０は、比較器１１０から比較器の出力１１６を受信し、二進値を記憶する。ＳＡＲ１２０は、記憶された二進値が入力電圧１１２よりも低いかまたは大きいかを見るために比較器の出力１１６を監視し、それに応じて二進値を調整する。ＳＡＲ１２０は、この二進値１１８をＤＡＣ１３０に提供し、ＤＡＣ１３０は、次に、この二進値（すなわち、ＤＡＣ１３０の出力１１４）のアナログ等価物を、近似検索におけるサンプリングされた入力電圧１１２との比較のために比較器１１０に供給する。ＤＡＣ１３０の出力１１４がサンプリングされた入力電圧１１２を超える場合、比較器１１０は、ＳＡＲ１２０に二進値１１８を変更させる。この二分検索は、すべてのビットが比較されるまで続く。変換の最後に、ＳＡＲ１２０は、さらなるデジタル処理のための入力電圧のデジタル近似であるＳＡＲ出力１２２を提供する。

ＳＡＲＡＤＣ１００は、ＳＡＲＡＤＣ１００の変換レートを制御する外部クロック発生器からのクロック信号も受信する。グローバルクロック信号の各周期内で、ＳＡＲＡＤＣ１００は、サンプリング段階と変換段階とを有する。サンプリング段階において、ＳＡＲＡＤＣ１００は、アナログ入力電圧１１１をサンプリングし、サンプリングされた電圧１１２を比較器１１０に提供する。各変換段階において、比較器１１０は、サンプリングされた電圧１１２をＤＡＣ１３０の出力１１４と比較し、比較結果をＳＡＲ１２０に提供する。変換段階の終わりに、ＳＡＲ１２０は、ＳＡＲＡＤＣ１００によって受信された入力電圧１１１（たとえば、Ｎビットデジタル出力）を表すために、対応するデジタルＳＡＲ出力１２２をビット単位で生成する。

クロック信号の変換段階において、ＮビットＳＡＲＡＤＣに対してＮ回の連続する変換サイクルが必要とされる。各ビットのための変換サイクルを開始するために、制御クロック発生器からの制御クロック信号が利用され得る。そのような制御クロックを提供するための１つの手法は、ＳＡＲＡＤＣ内のロジックを制御クロックで駆動するためにクロック信号発生器が外部から提供される同期クロッキングを使用する。しかしながら、高速クロックを分配およびバッファリングすることは、特に、超高速時間インタリーブ型ＳＡＲＡＤＣの場合、同期クロッキング方式の消費電力が非常に大きくなる。別の手法は、ＳＡＲＡＤＣ内の対応するロジックを駆動するために制御クロック信号が非同期式に内部で生成される非同期クロッキングを使用する。超高速クロックの分配および再ルーティングを必要としないので、非同期クロッキングは、同期クロッキングと比較して電力効率が良い。したがって、超高速時間インタリーブ型ＡＤＣにおいて非同期クロッキングを用いることが望ましい場合がある。

図２−１は、高速時間インタリーブ型ＡＤＣアーキテクチャ２００を示す。高速時間インタリーブ型ＡＤＣアーキテクチャ２００は、３２の同一のＳＡＲＡＤＣ２１０を組み込む。場合によっては、各ＳＡＲＡＤＣは、図１のＳＡＲＡＤＣ１００に示す同じまたは同様の構成要素を有してもよい。具体的には、図１のＳＡＲＡＤＣ１００と同様に、各ＳＡＲＡＤＣ２１０は、比較器２１２と、ＳＡＲと、ＤＡＣとを備える。ＳＡＲおよびＤＡＣは、説明を簡単にするために図２−１におけるＳＡＲＡＤＣ２１０には示されていないことに留意されたい。加えて、図１に記載された構成要素と同様のこれらの構成要素の詳細な説明は、簡潔さの目的のために繰り返されない。アーキテクチャ２００におけるクロッキングに関して、ＳＡＲＡＤＣ２１０の各々は、各ＳＡＲＡＤＣ２１０が入力信号を交替でサンプリングするように、対応するグローバルクロック信号２１６（ａｄｃ＿ｃｌｋ［ｘ］（ｘ＝０，．．．，３１））によってクロックされる。グローバルクロック信号２１６は、多相クロックによって提供され得る。加えて、変換段階における各ビット変換のための変換サイクルの開始を制御するために非同期制御クロック信号を生成するために、各ＳＡＲＡＤＣ２１０の内部にローカル非同期制御クロック発生器２１４が設けられる。各非同期制御クロック信号は、グローバルクロック信号２１６を提供する対応するグローバルクロックと同期される。

３２のＳＡＲＡＤＣ２１０が示されているが、他の例では、ＡＤＣアーキテクチャ２００は、他の数のＳＡＲＡＤＣ２１０を有してもよい。たとえば、他の実施形態では、ＳＡＲＡＤＣ２１０の数は、３２より多くてもよく、または３２よりも少なくてもよい（たとえば、１６、８、４、２など）。また、他の実施形態では、ＡＤＣアーキテクチャ２００内のＳＡＲＡＤＣ２１０は、同一である必要はない。代わりに、ＳＡＲＡＤＣ２１０のうちの１つまたは複数は、ＡＤＣアーキテクチャ２００内の他のＳＡＲＡＤＣ２１０とは異なる構成を有してもよい。

図２−２は、ＳＡＲＡＤＣ２１０のうちの１つの例を詳細に示す。ＳＡＲＡＤＣ２１０は、アナログ電圧比較器２１２と、ローカル非同期制御クロック発生器２１４と、ＳＡＲ１２０と、ＤＡＣ１３０とを備える。制御クロック発生器２１４は、比較器２１２とＳＡＲ１２０の両方のためのクロック信号を提供するように構成される。制御クロック信号２１４は、少なくともブロッククロック信号２１６と比較器２１２から受信された比較出力１１６とに応答して、制御クロック信号２２６を生成するように構成される。制御クロック発生器２１４からの制御クロック信号２２６は、（１）比較器の出力１１６を記憶するようにＳＡＲ１２０をトリガするためにＳＡＲ１２０に提供され、（２）次のビットとＤＡＣ１３０の出力１１４（たとえば、近似または閾値電圧）との比較を行うことによって新しい比較サイクルを開始するために比較器２１２に提供される。

グローバルクロック信号２１６がサンプリング段階にあるとき、ＳＡＲＡＤＣ２１０は、アナログ入力電圧１１１をサンプリングし、サンプリングされた電圧１１２を比較器２１２に提供する。グローバルクロック信号２１６が変換段階に入ると、アナログ電圧比較器２１２は、サンプリングされた入力電圧１１２をＤＡＣ１３０の出力１１４（たとえば、近似または閾値電圧）と比較し、二値比較結果１１６（たとえば、比較器の差動出力）をＳＡＲ１２０に出力する。１つの変換サイクルが完了すると、制御クロック信号２２６は、次の変換サイクルを開始し、比較器２１２は、次のビットのための比較を行う。変換サイクルは、グローバルクロック信号２１６の変換段階が終了するまで続く。

図３−１は、図２−１のアーキテクチャ２００における各ＳＡＲＡＤＣ２１０における非同期制御クロック発生器２１４として実装され得る非同期制御クロック発生器３００の例を示す回路図である。図３−２は、図３−１の非同期制御クロック発生器３００を有するＳＡＲＡＤＣを示す。図４は、非同期制御クロック発生器３００に関連する波形を示すタイミング図である。

図３−１および図３−２に示すように、非同期制御クロック発生器３００は、変換サイクルを制御／開始する制御クロック信号２２６を生成するように構成された論理回路を備える。論理回路は、第１のトランジスタ３０２（たとえば、ＰＭＯＳトランジスタ）と、そのドレイン端子が第１のトランジスタ３０２のドレイン端子に結合された第２のトランジスタ３０３（たとえば、ＮＭＯＳトランジスタ）とを備える。第１のトランジスタ３０２のゲート端子および第２のトランジスタ３０３のゲート端子は、ＳＡＲＡＤＣ２１０の外部の主クロック発生器からグローバルクロック信号２１６を受信するように構成される。非同期クロック発生器３００の論理回路はまた、第３のトランジスタ３０４（たとえば、ＮＭＯＳトランジスタ）と、第１のトランジスタ３０２のドレイン端子とグランドとの間に結合された第４のトランジスタ３０５（たとえば、ＮＭＯＳトランジスタ）とを備える。第３および第４のトランジスタ３０４、３０５のゲートは、それぞれ、比較器の差動出力３１２、３１４を受信するように構成される。加えて、非同期クロック発生器３００の論理回路は、インバータ３１８、３１９と、切替え可能キャパシタ３０８、３０９と、ＯＲゲート３０７と、第５のトランジスタ３０６（たとえば、ＰＭＯＳトランジスタ）とをさらに備える。図に示すように、第５のトランジスタ３０６は、第１のトランジスタ３０２のソースに結合され、ＯＲゲート３０７は、第５のトランジスタ３０６のゲートに結合される。非同期クロック発生器３００内のトランジスタ３０２、３０３、３０５、３０６（たとえば、トランジスタ３０２、３０６は、ＰＭＯＳトランジスタであってもよく、トランジスタ３０３、３０４、３０５は、ＮＭＯＳトランジスタであってもよい）は、スイッチとして作用するように構成される。ＰＭＯＳトランジスタについて、トランジスタは、トランジスタのゲート電圧がロー（たとえば、閾値電圧未満）のときにオンになり、トランジスタは、トランジスタのゲート電圧がハイ（たとえば、閾値電圧を超える）のときにオフになる。ＮＭＯＳトランジスタについて、トランジスタは、ゲート電圧がハイのときにオンになり、トランジスタは、ゲート電圧がローのときにオフになる。加えて、インバータ３１８、３１９ならびに切替え可能キャパシタ３０８および３０９は、次の変換サイクルを開始する前の遅延の量を制御するように構成される。

図３−２および図４を参照すると、第１のトランジスタ３０２および第２のトランジスタ３０３において受信されたグローバルクロック信号２１６は、ＳＡＲＡＤＣ２１０の変換レートを制御する。グローバルクロック信号２１６がハイ状態にあるとき、ＳＡＲＡＤＣ２１０は、サンプリング段階にある。グローバルクロック信号２１６がロー状態にあるとき、ＳＡＲＡＤＣ２１０は、変換段階にある。具体的には、グローバルクロック信号２１６がハイ（すなわち、サンプリング段階）にあるとき、第１のトランジスタ３０２は、オフであり、第２のトランジスタ３０３は、オンである。第２のトランジスタ３０３がオンになると、制御クロック信号２２６は、グランドに接続される。したがって、制御クロック信号２２６は、ローである。グローバルクロック信号２１６がハイからローになる（すなわち、変換段階に入る）と、第１のトランジスタ３０２は、オンになり、第２のトランジスタ３０３は、オフになる。制御クロック信号２２６は、第１のトランジスタ３０２および第５のトランジスタ３０６を介してＶ_ｃｃに接続される。したがって、制御クロック信号２２６は、ローからハイになる。制御クロック信号２２６は、比較器２１２に提供される。制御クロック信号２２６のハイ状態は、比較を行う（すなわち、変換サイクルを開始する）ように比較器２１２をトリガする。サンプリングされた信号１１２がＤＡＣ１３０からの出力１１４よりも大きいとき、比較器の差動出力３１２は、ハイ状態になる。サンプリングされた信号１１２がＤＡＣ１３０からの出力１１４よりも小さいとき、比較器の差動出力３１４は、ハイ状態になる。比較器の差動出力３１２および３１４の一方がローからハイになると、対応するトランジスタ３０４／３０５は、オンになる。制御クロック信号２２６は、トランジスタ３０４／３０５を介してグランドに接続され、したがって、制御クロック信号２２６は、ハイからローになる。一定の遅延（すなわち、制御クロック信号２２６が２つのインバータ３１８、３１９を通過した）後、ＯＲロジック３０７は、ロー状態を出力し、第５のトランジスタ３０６は、オンになる。結果として、制御クロック信号２２６は、第１および第５のトランジスタ３０２、３０６を介してＶ_ｃｃに接続される。制御クロック信号２２６のアサートに応答して次の変換サイクルが開始される。

図４に関連して、ＳＡＲＡＤＣ２１０の外部の主クロック発生器から生成されたグローバルクロック信号２１６は、各期間においてサンプリング段階３２０ａと変換段階３２０ｂとを有する。グローバルクロック信号２１６がハイ状態にあるとき、ＳＡＲＡＤＣ２１０は、入力信号をサンプリングするサンプリング段階３２０ａにある。グローバルクロック信号２１６がハイからローになると、ＳＡＲＡＤＣ２１０は、変換段階３２０ｂに入る。各変換段階３２０ｂにおいて、非同期制御クロック発生器３００によって生成される非同期制御クロック信号２２６（図４に示す）によって制御される複数の変換サイクル（たとえば、８ビットＳＡＲＡＤＣについて８変換サイクル）が存在する。

図４に示すように、各変換サイクル（たとえば、Ｃ１）内で、ＳＡＲＡＤＣ２１０は、比較段階３３０ａとリセット段階３３０ｂとを有する。比較段階３３０ａにおいて（すなわち、制御クロック信号２２６がハイ状態にあるとき）、ＳＡＲＡＤＣ２１０の比較器２１２は、比較を実行し、比較器差動出力３１２および３１４を非同期制御クロック発生器３００に提供する。比較器差動出力３１２および３１４の一方がハイになると、非同期制御クロック信号２２６は、（制御クロック信号２２６がＮＭＯＳロジック３０４／３０５を介してグランドに接続するので）プルダウンされ、リセット段階３３０ｂに入る。リセット段階３３０ｂにおいて（すなわち、制御クロック２２６がローのとき）、比較器２１２は、リセットされる。図３−１の切替え可能キャパシタ３０８、３０９ならびに２つのインバータ３１８および３１９によって制御される一定の遅延の後、非同期制御クロック信号２２６は、次の変換サイクルを開始するためにハイに引かれる。８ビットＳＡＲＡＤＣについて、すべてのビットを解決するために、少なくとも８つの連続するサイクルが必要とされる。

各変換サイクルのための時間（すなわち、非同期制御クロック信号２２６の周期）は、一定であってもなくてもよく、サンプリングされた入力に依存する。比較器２１２に提供されたサンプリングされた入力電圧および閾値電圧が近いとき、比較のための時間は、より長くなる可能性がある。これに関して、すべてのビットの変換のために必要な合計時間は、変化する場合がある。したがって、グローバルクロック信号２１６の変換段階３２０ｂは、ＳＡＲＡＤＣがすべてのビットを解決することを可能にするために、通常、より大きいままにされる。図４に示すように、非同期制御クロック信号２２６は、すべてのビットの変換（たとえば、サイクルＣ１〜Ｃ８における８サイクル）が完了した後であっても、変換段階３２０ｂにおいて動作し続ける（すなわち、サイクルＣＸとして）。そのような動作は、電力消費を引き起こし、ＳＡＲＡＤＣ２１０の電力効率を低下させる可能性がある。

比較器および非同期制御クロック発生器は、それらがより高速（たとえば、１０ＧＨｚ以上）でスイッチすると、より多くの電力を消費する。電力消費は、動作している複数のＡＤＣが存在する場合、より顕著になる。たとえば、３２のＳＡＲＡＤＣを組み込む図２−１の高速時間インタリーブ型ＡＤＣアーキテクチャ２００は、３２のローカル非同期制御クロック発生器を用いなければならない。したがって、非同期制御クロック発生器によって引き起こされる電力消費を低減することが望ましい場合がある。

図５−１は、クロック発生器５００を示す回路図である。クロック発生器５００は、電力効率の良い非同期制御クロック発生器であり得る。また、場合によっては、クロック発生器５００は、図２−１のアーキテクチャ２００において、および同様に図２−２におけるＳＡＲＡＤＣにおいて、非同期制御クロック発生器２１４として実装され得る。図５−２は、図５−１のクロック発生器５００を有するＳＡＲＡＤＣを示す。図６は、非同期クロック発生器５００に関連する波形を示すタイミング図である。図３−１における要素と同一である図５−１における要素は、同一の参照番号を有し、したがって、それらの説明は、ここでは繰り返されないことに留意されたい。同様に、図３−２における要素と同一である図５−２における要素は、同一の参照番号を有し、したがって、それらの説明は、ここでは繰り返されない。

図５−１および図５−２に示すように、クロック発生器５００は、グローバルクロック信号２１６を受信するための第１の入力部５０２と、完了信号５１６を受信するための第２の入力部５０４と、比較器２１２から変換サイクルにおいて差動出力３１２、３１４を受信するための第３の入力部５０６とを備える。クロック発生器５００は、制御クロック信号２２６を生成するための論理回路５０８も含む。図３−１における要素に加えて、クロック発生器５００は、（１）ＳＡＲＡＤＣ変換レートを制御するグローバルクロック信号２１６と、（２）完了信号５１６を受信するためのＯＲロジック（ＯＲゲート）５１０をさらに備える。グローバルクロック信号２１６は、ＳＡＲＡＤＣ２１０の外部の主クロック発生器から提供される。完了信号５１６は、すべてのビットに関する変換が完了したかどうかを示す信号である。完了信号５１６は、解決されたビットを追跡するためにシフトレジスタを使用することによって生成され得る。別の例では、完了信号５１６は、解決されるべき最後のビットからのラッチ出力を使用することによって生成され得る。したがって、いくつかの実施形態では、ＳＡＲＡＤＣは、解決されたビットを追跡するための、または解決されたビットを示すための、１つもしくは複数のシフトレジスタおよび／または１つもしくは複数のラッチを含んでもよい。１つもしくは複数のシフトレジスタおよび／または１つもしくは複数のラッチは、完了信号５１６を提供するように構成され得る。

図３−１および図３−２に関連して論じたのと同様に、ＯＲロジック５１０の出力は、第１のトランジスタ３０２および第２のトランジスタ３０３のゲート端子に提供される。第１のトランジスタ３０２のドレイン端子は、第２のトランジスタ３０３のドレイン端子に結合される。第２のトランジスタ３０３は、第１のトランジスタ３０２とグランドとの間に結合される。クロック発生器５００は、第１のトランジスタ３０２のドレイン端子とグランドとの間に結合された第３および第４のトランジスタ３０４、３０５も備える。第３および第４のトランジスタ３０４、３０５は、それぞれ、比較器の差動出力３１２、３１４を受信するように構成される。非同期制御クロック発生器３００と同様に、クロック発生器５００は、インバータ３１８、３１９と、可変キャパシタ３０８、３０９と、ＯＲゲート３０７と、第５のトランジスタ３０６とをさらに備える。

図５−２および図６を参照すると、使用中、クロック発生器５００は、グローバルクロック信号２１６と完了信号５１６とを受信する。グローバルクロック信号２１６は、ＳＡＲＡＤＣ２１０がサンプリング段階３２０ａにあるときにハイ状態にあり、ＳＡＲＡＤＣ２１０が変換段階３２０ｂにあるときにロー状態にある。完了信号５１６は、すべてのビットに関する変換サイクルが完了するまで、ローのままである。すべてのビットが解決されると、完了信号は、ハイに構成される。受信されたグローバルクロック信号２１６がハイである（すなわち、サンプリング段階３２０ａにある）とき、ＯＲロジック５１０の出力は、完了信号５１６の状態にかかわらず、常にハイである。結果として、第１のトランジスタ３０２は、オフであり、第２のトランジスタ３０３は、オンである。制御クロック信号２２６は、第２のトランジスタ３０３がオンになると、グランドに接続される。受信されたグローバルクロック信号２１６がハイからローになり（変換段階３２０ｂに入り）、完了信号５１６がローであるとき、ＯＲロジック５１０の出力は、ローである。次いで、第１のトランジスタ３０２は、オンになり、第２のトランジスタ３０３は、オフになる。制御クロック信号２２６は、ＰＭＯＳロジック３０２および３０６を介してＶ_ｃｃに接続される。制御クロック信号２２６は、比較器２１２に提供される。制御クロック信号２２６のハイ状態は、比較を行う（すなわち、変換サイクルを開始する）ように比較器２１２をトリガする。サンプリングされた信号１１２がＤＡＣ１３０からの出力１１４よりも大きいとき、差動出力３１２は、ハイ状態になる。サンプリングされた信号１１２がＤＡＣ１３０からの出力１１４よりも小さいとき、差動出力３１４は、ハイ状態になる。比較器の差動出力３１２および３１４の一方がローからハイになると、対応するトランジスタ３０４／３０５は、オンになる。制御クロック信号２２６は、グランドに接続され、したがって、制御クロック信号２２６は、ハイからローになる。２つのインバータ３１８、３１９ならびに切替え可能キャパシタ３０８および３０９によって制御される一定の遅延後、ＯＲロジック３０７は、ロー状態を出力し、第５のトランジスタ３０６は、オンになる。結果として、制御クロック信号２２６は、第１のトランジスタ３０２および第５のトランジスタ３０６を介してＶ_ｃｃに接続される。制御クロック信号２２６のハイ状態に応答して次の変換サイクルが開始される。最後のビットが解決される（すなわち、比較器の差動出力３１２／３１４が最後のビットについてローからハイになる）と、完了信号５１４がアサートされる。ＯＲロジック５１０の出力は、ハイである。第１のトランジスタ３０２は、オフであり、第２のトランジスタ３０３は、オンである。したがって、制御クロック信号２２６は、第２のトランジスタ３０３を介してグランドに接続され、ローに維持される。結果として、クロック発生器５００は、変換段階３２０ｂの終わりまで無効化される。変換サイクルをトリガする制御クロック信号がそれ以上存在しないので、比較器２１２は、比較を行うことも停止する。

図６のタイミング図に示すように、最後のビットを解決して（すなわち、サイクルＣ８）変換が終了すると、完了信号５１６は、ハイに構成され、ＯＲロジック５１０は、非同期クロックの生成を無効にする信号を出力する。結果として、ＳＡＲ変換が正常に完了すると、非同期制御クロック信号２２６は、もはやトグリングしない。

クロック発生器５００をシャットダウンするための完了信号の導入は、速度およびジッタのような非同期クロック性能とトレードオフしない。これに関して、それは、高速ＡＤＣのための高速かつ低電力のクロッキング回路において有用である。本開示の実施形態は、時間インタリーブＡＤＣのための非同期クロック生成に限定されないことに留意されたい。それは、ローカル非同期クロッキングを伴う高速マルチコアシステムのための電力を節約することにも適用可能である。

図７は、クロック発生器によって実行される方法７００を示す。方法７００は、グローバルクロック信号を受信すること（項目７０２）と、比較器から差動出力を受信すること（項目７０４）とを含む。場合によっては、項目７０２は、図５−２に関連して説明したクロック発生器５００のようなクロック発生器によって実行されてもよい。また、場合によっては、差動出力は、比較器２１２によって提供される差動出力３１２、３１４であってもよく、入力部５０６を介してクロック発生器５００によって受信されてもよい。

図７に戻ると、方法７００は、比較器への入力のための制御クロック信号を生成すること（項目７０６）も含む。いくつかの実施形態では、制御クロック信号は、グローバルクロック信号２１６と差動出力３１２、３１４とに基づいて、図５−２のクロック発生器５００によって生成され、制御クロック信号は、次の変換サイクルの開始を制御するためのものである。また、場合によっては、項目７０６は、図５−１および図５−２に関連して論じた論理回路５０８によって実行されてもよい。

図７に戻ると、方法７００は、変換段階において必要な変換サイクルの完了を示す完了信号に応答して制御クロック信号を無効にすること（項目７０８）も含む。いくつかの実施形態では、完了信号は、図５−１および図５−２に関連して説明した完了信号５１６であってもよい。完了信号は、すべてのビットに関する変換が完了したかどうかを示すためのものである。完了信号は、解決されたビットを追跡するためにシフトレジスタを使用することによって生成されてもよい。別の例では、完了信号は、解決されるべき最後のビットからのラッチ出力を使用して生成されてもよい。したがって、いくつかの実施形態では、方法は、解決されたビットを追跡するため、または解決されたビットを示すための、１つもしくは複数のシフトレジスタおよび／または１つもしくは複数のラッチを提供することを含んでもよい。１つもしくは複数のシフトレジスタおよび／または１つもしくは複数のラッチは、完了信号を提供するように構成されてもよい。

場合によっては、方法７００は、グローバルクロック信号の第１のエッジに基づいて入力信号のサンプリングをトリガすることと、グローバルクロック信号の第２のエッジに基づいて、サンプリングされた入力信号の、対応するデジタル出力信号へのビット単位の変換をトリガすることとをさらに含んでもよい。加えて、場合によっては、方法７００は、制御クロック信号の第１のエッジに基づいて比較器による比較をトリガすることと、制御クロック信号の第２のエッジに基づいて比較器のリセットをトリガすることとをさらに含んでもよい。場合によっては、制御クロック信号のハイ状態は、比較を行う（すなわち、変換サイクルを開始する）ように比較器をトリガするために用いられてもよい。サンプリングをトリガし、比較をトリガし、比較器のリセットをトリガする技法は、図３−２、図４、図５−１、図５−２、および図６に関連して上記で説明しており、ここでは繰り返さない。

また、いくつかの実施形態では、方法７００において、クロック発生器は、グローバルクロック信号および差動出力を受信する動作と、制御クロック信号を生成する動作と、制御クロック信号を無効にする動作とを実行する非同期クロック発生器であってもよい。

本開示の実施形態は、超高速ＳＡＲＡＤＣのための電力効率の良い非同期クロック発生器を提供する。非同期制御クロック発生器の電力消費を低減するための方法は、変換が完了したときにローカル制御クロックを自動的にシャットダウンすることによって提供される。ローカル非同期制御クロックが無効化されると、それは、次の比較を開始せず、したがって、比較器が別の比較を行わないようにする。場合によっては、上記の技法を用いて、電力の少なくとも１０％、より好ましくは少なくとも１５％、さらにより好ましくは少なくとも２０％、または、約２５％（たとえば、２５％±３％）など、それよりも多くが、図５−１に関連して説明したアーキテクチャを使用して節約され得る。

特定の特徴が示され、説明されているが、それらは、特許請求された発明を限定することを意図されていないことが理解され、特許請求された発明の要旨および範囲から逸脱することなく、様々な変更および修正が行われ得ることが当業者には明らかであろう。したがって、明細書および図面は、限定的な意味ではなく、例示的な意味で考慮されるべきである。特許請求された発明は、代替物、改変物、および等価物をカバーすることが意図される。

Claims

グローバルクロック信号を受信するための第１の入力部と、
完了信号を受信するための第２の入力部と、
変換サイクルにおいて比較器から差動出力を受信するための第３の入力部と、
前記グローバルクロック信号および前記差動出力に少なくとも部分的に基づいて制御クロック信号を生成し、次の変換サイクルのために前記制御クロック信号を前記比較器に提供するように構成された論理回路と
を備え、
前記論理回路が、変換段階における必要な変換サイクルの完了を示す前記完了信号に応答して前記制御クロック信号を無効にするようにも構成される、クロック発生器。
前記クロック発生器が、逐次比較レジスタアナログ−デジタル変換器（ＳＡＲＡＤＣ）の一部を形成するか、またはそれに結合する非同期クロック発生器である、請求項１に記載のクロック発生器。
前記グローバルクロック信号が、前記ＳＡＲＡＤＣの変換レートを制御するためのものであり、前記グローバルクロック信号の第１のエッジが、入力信号のサンプリングをトリガするように構成され、前記グローバルクロック信号の第２のエッジが、前記サンプリングされた入力信号の、対応するデジタル出力信号へのビット単位の変換をトリガするように構成される、請求項２に記載のクロック発生器。
前記制御クロック信号の第１のエッジが、前記比較器による比較をトリガするように構成され、前記制御クロック信号の第２のエッジが、前記比較器のリセットをトリガするように構成される、請求項１に記載のクロック発生器。
ＯＲゲートをさらに備え、前記第１の入力部および前記第２の入力部が前記ＯＲゲートの入力部である、請求項１に記載のクロック発生器。
前記論理回路が、
第１のトランジスタと、
第２のトランジスタであって、前記第１のトランジスタのドレインが前記第２のトランジスタのドレインに結合された、第２のトランジスタと、
前記差動出力の第１の出力を受信するように構成された第３のトランジスタと、
前記差動出力の第２の出力を受信するように構成された第４のトランジスタと
を備え、
前記第３のトランジスタおよび前記第４のトランジスタが、前記第１のトランジスタとグランドとの間に結合される、請求項１に記載のクロック発生器。
前記論理回路が、前記第１のトランジスタのソースに結合された第５のトランジスタと、前記第５のトランジスタのゲートに結合されたＯＲゲートとをさらに備える、請求項６に記載のクロック発生器。
変換サイクルにおいて差動出力を提供するように構成された比較器と、
前記比較器から前記差動出力を受信し、Ｎビット二値出力を提供するように構成された逐次比較レジスタ（ＳＡＲ）と、
前記比較器から前記差動出力を受信するための入力部を有するクロック発生器と
を備えるアナログ−デジタル変換器（ＡＤＣ）であって、前記クロック発生器が、次の変換サイクルの開始のための制御クロック信号を生成するように構成され、前記クロック発生器が、変換段階におけるＮ変換サイクルの完了を示す完了信号に応答して前記制御クロック信号を無効にするように構成される、アナログ−デジタル変換器（ＡＤＣ）。
グローバルクロック信号を受信するためのクロック入力部をさらに備え、前記グローバルクロック信号が前記ＡＤＣの変換レートを制御するように構成される、請求項８に記載のＡＤＣ。
前記グローバルクロック信号の第１のエッジが、入力信号のサンプリングをトリガするように構成され、前記グローバルクロック信号の第２のエッジが、前記サンプリングされた入力信号の、対応するデジタル出力信号へのビット単位の変換をトリガするように構成される、請求項９に記載のＡＤＣ。
前記クロック発生器が、前記グローバルクロック信号と前記比較器からの前記差動出力とに基づいて前記制御クロック信号を生成するように構成される、請求項９に記載のＡＤＣ。
前記クロック発生器が、前記グローバルクロック信号を受信するための第１の入力部と前記完了信号を受信するための第２の入力部とを有するＯＲゲートを備える、請求項９に記載のＡＤＣ。
前記クロック発生器によって生成される前記制御クロック信号が非同期クロック信号である、請求項８に記載のＡＤＣ。
前記制御クロック信号の第１のエッジが、前記比較器による比較をトリガするように構成され、前記制御クロック信号の第２のエッジが、前記比較器のリセットをトリガするように構成される、請求項８に記載のＡＤＣ。
請求項８に記載のＡＤＣと追加のＡＤＣとを備え、前記ＡＤＣが前記追加のＡＤＣと時間インタリーブされる、時間インタリーブ型ＳＡＲＡＤＣアーキテクチャ。