JP2013150316A - 電力消費が低減されたパイプライン式アナログ−デジタル変換器 - Google Patents

Abstract

【課題】第１パイプライン段を除くすべてのパイプライン段が、入力サンプルレートの或る分数である周波数で動作することで、高入力サンプルレートおよび低電力消費の両方の利点を有するパイプライン式ＡＤコンバータ。
【解決手段】第１段１１０は、全ＡＤコンバータサンプルレートである内部動作周波数を有し、各サンプルにおいて同じクロックエッジ上で入力信号をサンプリングする。後続のパイプライン段１２０は、提供される入力信号を、低減されたレートでサンプリングする並列入力サンプリング回路を有する。入力サンプリング回路は、低減された周波数において動作するため、それらの段による電力消費が低減される。入力信号を各サンプルについて同じクロックエッジ上でサンプリングすることで、２つ以上のクロックエッジ上で入力信号をサンプリングするＡＤコンバータアーキテクチャに関連付けられる周波数応答画像生成問題が回避される。
【選択図】図２

Description

本開示は一般的にはアナログ−デジタル変換器の分野に関する。より具体的には、他のタイプのパイプライン式アナログ−デジタル変換器よりも低減された電力使用量をも有しながら、高いサンプルレートを提供するパイプライン式アナログ−デジタル変換器に関する。

デジタルビデオ、無線通信、およびセンサ信号解釈のような用途は、低電力かつ高速のアナログ−デジタル信号変換を必要とすることが多い。パイプライン式アナログ−デジタル変換器（ＡＤＣ。ＡＤコンバータ）は、高いスループットと小さい面積の組み合わせを提供する。パイプライン式ＡＤコンバータは一般的に、信号が各パイプライン段を通じて処理されるときの、パイプラインに関連付けられる待ち時間を許容することができる、中程度から高い分解能の用途に使用される。

システムクロックおよびデータレートの増大に追随するために、高いスループットを達成するための、並列ＡＤコンバータのアレイを時間インタリーブする技法が、デジタルストレージオシロスコープを含むさまざまな用途に適用されている。従来、このような並列ＡＤコンバータパイプラインにおいて入力電圧は、所望のサンプルレートにおいてデジタル符号に変換され、一方で各ＡＤコンバータ段の内部回路は、入力ストリームのサンプルをより低い内部周波数（たとえば２つの並列パイプラインについてはサンプル周波数の二分の一）で処理する。これによって、ＡＤコンバータパイプライン段の内部回路に対する制約が緩和される。

米国特許第５，５７４，４５７号明細書

このような並列信号処理の欠点は、並列パイプラインチャネルが、並列パイプの数に等しい多数のクロックエッジ上で入力信号をサンプリングすることである。加えて、チャネル間に不整合（利得誤差）、オフセット、およびタイミングの不正確さが存在する虞もある。これによって、ＡＤコンバータシステム全体の周波数応答に重大なスパーが生成されるという影響がある虞がある。これらの出力問題を修正するために使用されている技法（たとえば回路の較正および自動ゼロ化、またはクロック回路の設計）は、入力周波数が高くなると欠陥を示しており、または変換プロセスに寄与することなく電力およびスペースを消費する回路を使用することを必要とする。

それゆえ、同時に従来の時間インタリーブパイプライン式ＡＤコンバータ方法によって示される周波数応答問題を回避しながら、並列パイプラインＡＤコンバータの高速かつ低電力の利益を提供するＡＤコンバータを有することが望ましい。

本発明は、添付の図面を参照することによってよりよく理解されることができ、その多数の目的、特徴、および利点が当業者に明らかとなる。
汎用パイプライン式ＡＤコンバータを示す簡略ブロック図である。 本発明の実施形態に従って実装されるパイプライン式ＡＤコンバータの最初の２つの段を示す簡略回路図である。 図２に示される回路の最初の２つの段の動作に影響を与える例示的なクロック信号の相対的なタイミングを示す図である。 図４（ａ）と図４（ｂ）はそれぞれ、図２に示される回路による、ＡＤコンバータ変換サイクルの第１クロック期間中のＡＤコンバータパイプラインの第１段の効率的な回路構成を示す簡略回路図である。 図５（ａ）と図５（ｂ）と図５（ｃ）と図５（ｄ）はそれぞれ、図２に示される回路による、種々のクロック期間中のＡＤコンバータパイプラインの第２段の効率的な回路構成を示す簡略回路図である。 本発明の実施形態に従って実装されるパイプライン式ＡＤコンバータのｍ番目の段を示す簡略回路図である。

異なる図面において同じ参照符号が使用されている場合、これは、別途記載しない限り、同一の項目であることを示す。図面は必ずしも原寸に比例して描かれてはいない。

第１パイプライン段を除くすべてのパイプライン段が、入力サンプルレートの或る分数である周波数において動作するようにすることによって、高入力サンプルレートおよび低電力消費の両方の利点を有するパイプライン式アナログ−デジタル変換器（ＡＤコンバータ）が提供される。パイプライン式ＡＤコンバータの第１段は、全ＡＤコンバータサンプルレートである内部動作周波数を有し、各サンプルにおいて同じクロックエッジ上で入力信号をサンプリングする。後続のパイプライン段は並列入力サンプリング回路を有し、それゆえ低減されたレートで、先行する段によって提供される入力信号をサンプリングすることができる。この結果として、入力サンプリング回路の動作周波数が低減され、それによって、それらの段による電力消費の低減が提供される。入力信号を各サンプルについて同じクロックエッジ上でサンプリングすることによって、２つ以上のクロックエッジ上で入力信号をサンプリングするＡＤコンバータアーキテクチャに関連付けられる周波数応答画像生成問題（ｆｒｅｑｕｅｎｃｙ ｒｅｓｐｏｎｓｅ ｉｍａｇｅ ｇｅｎｅｒａｔｉｏｎ）が回避される。

簡潔にするために、スイッチドキャパシタベースの利得段、ＡＤコンバータアーキテクチャ、電圧比較回路、デジタル論理回路、およびシステムの他の機能態様（および個々のシステム動作構成要素）に関連する従来の技法は本明細書においては詳細には説明されない場合がある。さらに、本明細書に含まれるさまざまな図面において示されている接続線は、さまざまな要素間の例示的な機能的関係および／または物理結合を表すように意図されている。なお、多くの代替形態または追加の機能的関係もしくは物理接続が実際の実施形態において存在してもよい。加えて、説明を容易にするために、図面は例示的なシングルエンドの実施態様を示しているが、当業者は、示されている技法を、本開示の範囲から逸脱することなく、提供されているガイドラインを使用して異なるシグナリング用途において使用するために適合させることができる。

図１は、汎用パイプライン式ＡＤコンバータを示す簡略ブロック図である。示されているように、ＡＤコンバータ１００は、複数の冗長符号桁（ＲＳＤ）段１１０、１２０、および１３０、ならびにマルチビットフラッシュＡＤコンバータ段１４０を有する。一般的に、パイプライン式ＡＤコンバータ１００は、アナログ信号（Ｖｉｎ）を指定されるクロックレートにおいてサンプリングし、各サンプリングされる信号の電圧振幅に対応するデジタル信号を生成する。パイプライン式ＡＤコンバータの分解能または精度は、使用されるＡＤコンバータ段の数の関数である。各ＡＤコンバータ段は、第１段（１１０）の最上位ビット（ＭＳＢ）（たとえばＤ_ＯＵＴ１）に始まって最後の段（１４０）からの最下位ビット（たとえばＤ_ＯＵＴＮ）に終わる、少なくとも１ビットの分解能を提供する。

ＡＤコンバータ１００の動作の速度全体は、パイプライン内の一連のＡＤコンバータ段の速度に関連する。各ＡＤコンバータ段は、デジタル信号を生成する前に、任意の先行するＡＤコンバータ段の結果（たとえばＲｅｓ１およびＲｅｓ２）に依拠する。一般的なＡＤコンバータ段は、たとえばスイッチドキャパシタ利得段および少なくとも１つの比較器を提供する回路を有する。ＡＤコンバータ段のスイッチドキャパシタ利得段は、隣接して結合されているＡＤコンバータ段から、そのＡＤコンバータ段によって受信される電圧を増幅する。

ＡＤコンバータ段の比較器は、ＡＤコンバータ段によって受信された入力電圧を、基準電圧と比較し、対応する論理レベルを生成する。ＡＤコンバータ段の比較器の１つの例は、入力電圧を２つの基準電圧レベルＶＨおよびＶＬと比較する２つの比較器を有する。入力電圧がＶＬよりも低い場合、その段に関するデジタル出力（たとえばＤ_ＯＵＴ１、Ｄ_ＯＵＴ２など）は−１にセットされる。入力電圧がＶＨよりも高い場合、その段に関するデジタル出力は１にセットされる。そうでなく、入力信号がＶＬとＶＨとの間である場合、その段に関するデジタル出力は０にセットされる。この比較器構成は、上述のスイッチドキャパシタ利得段とともに、１．５ビットＡＤコンバータ段と呼ばれる。異なるタイプの比較器を有するＡＤコンバータでは、段は１以上のビットのデータを提供することができる。比較器の数およびタイプの選択は、用途に応じて決まる。

次の段に渡されることになる残差電圧も生成される。上記の例において、入力電圧がＶＬよりも低い場合、入力は２倍にされ（すなわち入力電圧が２倍に増幅される）、基準電圧が加算されて残差が提供される。入力電圧がＶＨよりも大きい場合、入力は２倍にされ、基準電圧が減算されて残差が提供される。入力信号がＶＬとＶＨとの間である場合、入力信号が２倍にされる。残差の「利得」の量は、ＡＤコンバータ段の用途および構成（たとえば回路の増幅器部分におけるコンデンサの選択）に応じて決まる。

パイプライン式ＡＤコンバータにおいて多くの場合、パイプラインの最後の段は、最下位ビットを分解するフラッシュＡＤコンバータ（たとえば１４０）である。フラッシュＡＤコンバータ段は、アナログ信号をデジタル出力に変換するために使用される異なる閾値電圧を有する一連の比較器である。

各段からのビットは、サンプル残差がパイプラインを通過するときに異なる時点において求められるため、同じサンプルに対応するビットのすべてが、たとえば整合・同期ブロック１５０におけるシフトレジスタを使用して時間的に整合される。その後、アナログ入力のデジタル表現がデジタル誤差補正ロジック１６０に渡される。デジタル誤差補正ロジック１６０は、パイプライン式ＡＤコンバータの最後の段を除く任意の段にある比較器によって生成される誤差を補正するように構成される。加えて、論理ブロック１５０および１６０は、デジタル出力１７０を生成する前の、デジタル出力の他のデジタル処理を実行することができる。パイプラインＡＤコンバータからのデジタル出力は、パイプラインの各段による処理分の遅延をもって、ＡＤコンバータのサンプルレートにおいて提供される。

一般的なパイプライン式ＡＤコンバータでは、各ＡＤコンバータ段は全ＡＤコンバータサンプルレートにおいてクロック制御される。これは、各段における増幅器が、全ＡＤコンバータサンプルレートに対応する全周波数において動作することができることを必要とする。ＡＤコンバータ動作周波数が高くなるほど、消費する電力が高くなる。速度における利点は並列ＡＤコンバータを使用することによって実現することができるが、各追加のパイプラインＡＤコンバータによって電力使用が増大する。単一のパイプラインと同じサンプルレートを達成するために並列ＡＤコンバータパイプラインにおいてはより低い周波数が使用され得るが、各パイプラインが電力を消費するため、電力消費は高いままである。さらに、並列段回路を使用することは、非並列回路アーキテクチャよりも広い回路面積を必要とする。したがって、４または８チャネルパイプラインが使用され得るが、追加のチャネルによって消費されている追加の回路面積におけるトレードオフは、スペースを意識した用途では許容しがたい。

マルチチャネルパイプラインによって使用されるサンプリングプロセスは、画像生成問題も提示する虞がある。パイプラインの各チャネルは異なるクロックエッジ上で入力信号をサンプリングするため、パイプライン式ＡＤコンバータの出力には重大な周波数応答スパーが存在する虞がある。これは、各チャネルに対して厳密にマッチしていないサンプリングクロック制御、および並列回路内の構成要素の不整合などの結果である。この問題に対する１つの解決策は、パイプラインの前にサンプルホールド回路を提供することであり得、その場合、この回路は明確に定義されたクロック間隔においてサンプリングされる入力電圧をＡＤコンバータパイプラインに提供することができる。しかし、このような解決策は、スペースを消費し、ＡＤコンバータに何ら計算上の利点を提供しない追加の回路を利用する。

本発明の実施形態は、周波数応答画像生成問題、およびマルチチャネルパイプラインが呈するスペースの効率的な利用の問題の両方を解決する。パイプライン式ＡＤコンバータの第１段（たとえば第１冗長符号桁段１１０）は、所望の全サンプルレートにおいてアナログ入力をサンプリングする。その後、第１段からの残差が後続の段に提供され、後続の段は、並列サンプリング回路を利用することによってより低いレートにおいてサンプリングする回路を有して構成され、並列サンプリング回路の各部分は第１段の動作周波数の規定の分数において動作している。

図２は、本発明の実施形態に従って実装されるパイプライン式ＡＤコンバータの最初の２つの段（たとえば第１冗長符号桁段１１０および第２冗長符号桁段１２０）を示す簡略回路図である。図３は、最初の２つの段の動作に影響を与える例示的なクロック信号の相対的なタイミングを示す図である。

第１冗長符号桁段１１０は、入力電圧信号（Ｖｉｎ）を受信するための入力ノード２１０と、入力電圧信号から導出される残差電圧を提供するための出力ノード２１５とを有する。第１冗長符号桁段１１０は、第１基準電圧Ｖｒｅｆｐのための第１基準ノード２２０と、第２基準電圧Ｖｒｅｆｍのための第２基準ノード２２５とをも有する。第１冗長符号桁段１１０は、スイッチ制御信号（ｈ１、ｌ１、ｍ１）およびデジタル出力Ｄ_ＯＵＴ１を生成するデジタル論理構成要素２３２を有する比較器２３０を含む。

ＡＤコンバータの第１冗長符号桁段１１０の動作は当業者に既知であり、それゆえ、詳細には説明しない。簡潔には、第１冗長符号桁段１１０内のスイッチが、図３に示されるクロック信号、およびデジタル論理構成要素２３２によって生成されるスイッチ制御信号によって制御される。図２内のスイッチはそれらそれぞれが管理するクロック／制御信号をラベリングされている。この例において、クロック／制御信号がハイであるとき、関連付けられるスイッチが閉じ、クロック／制御信号がローであるとき、関連付けられるスイッチが開く。したがって、ｐ１クロック信号がハイでありｐ２クロック信号がローであるとき、Ｃ１およびＣ２コンデンサが充電されて入力ノード２１０に印加される入力電圧がサンプリングされる。ｐ１クロック信号がローでありｐ２クロック信号がハイであるとき、Ｃ１およびＣ２コンデンサが増幅器２４０に結合され、増幅器２４０は出力ノード２１５において出力電圧（Ｖｒｅｓｉｄｕｅ）を生成する。

加えて、入力ノード２１０に存在する入力電圧の、高電圧基準（ＶＨ）および低電圧基準（ＶＬ）に対する比較に応じて、ｈ１、ｌ１、またはｍ１スイッチのうちの１つが閉じる。比較の結果は、上述のように、デジタル出力Ｄ_ＯＵＴ１のデータ値をも決定する。ゲイン位相中にｈ１スイッチが閉じる場合に、ｐ１クロック信号がローでありｐ２クロック信号がハイであるとき、そうでないときに出力ノード２１５において生成される出力電圧からＶｒｅｆｐが減算される。ゲイン位相中にｌ１スイッチが閉じる場合、そうでないときに出力ノード２１５において生成される出力電圧からＶｒｅｆｍが減算される。ゲイン位相中にｍ１スイッチが閉じる場合、Ｃ１およびＣ２コンデンサのみが出力ノード２１５における出力電圧に寄与する。一般的なＡＤコンバータ用途では、Ｖｒｅｆｐは正基準電圧であり、ＶｒｅｆｍはＶｒｅｆｐと同じまたは異なる絶対値を有する負基準電圧であり、Ｃ１およびＣ２コンデンサは等しいキャパシタンスを有する。これらの条件下では、ｍ１スイッチが閉じるとき、出力ノード２１５における出力電圧は入力ノード２１０における入力電圧の２倍になり、ｌ１またはｈ１スイッチが閉じるとき、出力電圧はＶｒｅｆｍまたはＶｒｅｆｐが加算または減算されることによって変更される。

図４は、上述の回路による、異なるクロック位相中の第１冗長符号桁段１１０の効率的な回路構成を示す簡略回路図である。上述のように、ｐ１がハイであるとき、コンデンサＣ１およびＣ２は入力ノード２１０において入力電圧Ｖｉｎに結合され、充電されてその電圧がサンプリングされる（図４（ａ））。加えて、図２には示されていないが、コンデンサＣｆ１が増幅器２４０と並列に配置されることができ、増幅器が出力電圧を生成するために使用されていないときにリセットすることが可能となる。コンデンサＣｆ１は、信号ｐ１によって制御されるスイッチによって回路内に含まれることができる。ｐ２の間（図４（ｂ））、コンデンサＣ１は増幅器２４０の反転入力と出力との間に結合され、一方でＣ２は基準電圧Ｖｒｅｆｐと増幅器２４０の反転入力との間に結合される。加えて、コンデンサＣｆ１は、ｐ１によって制御される開スイッチによって増幅器回路から絶縁される。

図２に戻って、第２冗長符号桁段１２０は一群の直列結合されるスイッチドキャパシタサンプリング段を提供する。２つ以上のスイッチドキャパシタサンプリング段を利用することによって、パイプライン式ＡＤコンバータのサンプル周波数全体が維持されることができるが、各スイッチドキャパシタサンプリング段の回路は冗長符号桁段のサンプル周波数全体の或る分数において機能する。図２に示されているように、第２冗長符号桁段１２０は２つのスイッチドキャパシタサンプリング段を提供し、それゆえ、各スイッチドキャパシタサンプリング段は、ＡＤコンバータのサンプル周波数全体の二分の一において動作する共有増幅器２６０を使用する。各スイッチドキャパシタサンプリング段は増幅器２６０に結合され、増幅器２６０は、下記でより明らかになるように、サンプル周波数の二分の一において動作しながら、サンプル周波数全体において必要とされる信号を処理する。

第２冗長符号桁段１２０は、ノード２１５において提供される入力信号を有し、この入力は第１冗長符号桁段１１０から渡される残差電圧である。さらに、第１基準電圧Ｖｒｅｆｐのために第１基準ノード２４２が提供され、第２基準電圧Ｖｒｅｆｍのために第２基準ノード２４５が提供される。ＶｒｅｆｐおよびＶｒｅｆｍは第１冗長符号桁段１１０において使用されるものと同じであることができ、または異なることができる。ＶｒｅｆｐおよびＶｒｅｆｍが各後続の段においてより小さいとすると、増幅器はそれほどスイングしない（振れない）であろう。しかし、各段についてＶｒｅｆｐおよびＶｒｅｆｍの別個の基準生成器が必要とされることになり、これによって、追加の回路スペースが必要とされ、増幅器のスイング（振れ）が低減することによって増幅器がノイズの影響をより受けやすくなり、したがって増幅器に関してノイズフロアを低減するためにさらに電力が必要となる。したがって、各段について同じＶｒｅｆｐおよびＶｒｅｆｍを利用することがより実際的である。

出力ノード２５０はノード２１５において受信される入力電圧信号から導出される残差電圧を提供する。第２冗長符号桁段１２０は、スイッチ制御信号ｈａ、ｌａ、ｍａ、ならびにｈｂ、ｌｂ、およびｍｂとデジタル出力Ｄ_ＯＵＴ２とを生成する１つまたは複数のデジタル論理構成要素（図示せず）を有する比較器ロジック２５５をも有する。下記により詳細に説明するように、スイッチ制御信号（ｈａ、ｌａ、ｍａ）はスイッチドキャパシタサンプリング段のうちの１つにおけるスイッチを制御するのに使用され、一方でスイッチ制御信号（ｈｂ、ｌｂ、ｍｂ）はスイッチドキャパシタサンプリング段のうちの他方におけるスイッチを制御するのに使用される。スイッチ制御信号の追加のセットが冗長符号桁段の各スイッチドキャパシタサンプリング段に対して生成される。さらに、各スイッチドキャパシタサンプリング段は、追加の回路面積を費やすが各比較器はより低い周波数において動作する専用の比較器ロジックを有することができるか、またはさまざまなスイッチドキャパシタサンプリング段が同じ比較器ロジックを共有することができる（図示の通り）。

第２冗長符号桁段１２０の動作は当業者に既知であり、それゆえ詳細には説明しない。このような冗長符号桁段の動作の詳細な例については、特許文献１「スイッチドキャパシタ利得段（Ｓｗｉｔｃｈｅｄ Ｃａｐａｃｉｔｏｒ Ｇａｉｎ Ｓｔａｇｅ）」を参照されたい。簡潔には、第２冗長符号桁段１２０内のスイッチが、図３に示されるクロック信号、および比較器ロジック２５５によって生成されるスイッチ制御信号によって制御される。スイッチはそれらそれぞれが管理するクロック／制御信号をラベリングされている。第１冗長符号桁段１１０と同様に、クロック／制御信号がハイであるとき、関連付けられるスイッチが閉じ、クロック／制御信号がローであるとき、関連付けられるスイッチが開く。

上述のように、第２冗長符号桁段１２０内に示されているスイッチドキャパシタサンプリング段は、クロックサイクルの異なる点において動作する。たとえばクロック信号ｐ１ａがハイでありクロック信号ｐ２ａがローであるとき、コンデンサＣ１ａおよびＣ２ａが充電されて入力ノード２１５に印加される入力電圧がサンプリングされる。これは図５（ａ）に示されている。他方、クロック信号ｐ１ｂがハイでありクロック信号ｐ２ｂがローであるとき、コンデンサＣ１ｂおよびＣ２ｂが充電されて入力ノード２１５に印加される入力電圧がサンプリングされる。これは図５（ｂ）に示されている。図３に示されているように、ｐ１ａがハイであり、ｐ１ｂがローであるとき、およびその逆であるとき、両方のスイッチドキャパシタサンプリング段は決して入力電圧を同時にサンプリングしない。交互のサンプル期間において第１冗長符号桁段１１０が最近の残差電圧をノード２１５に（すなわちｐ２がハイであるとき）提供した後に、それぞれがノード２１５における入力電圧をサンプリングする。

各スイッチドキャパシタサンプリング段の充電サイクルの後、スイッチドキャパシタサンプリング段は信号を増幅器２６０に提供する。たとえばクロック信号ｐ２ａがハイであり信号ｌａがハイであるとき、Ｃ１ａおよびＣ２ａコンデンサは増幅器２６０に結合され、増幅器２６０は出力ノード２５０において電圧を生成する。これは図５（ｄ）に示されている。第１冗長符号桁段１１０と同様に、制御信号ｈａ、ｌａ、およびｍａは、入力ノード２１５に存在する入力電圧の、高電圧基準および低電圧基準に対する比較に依存する。これらの基準電圧は第１冗長符号桁段１１０に対して使用されているものと同じであってもよいし、同じでなくてもよく、比較の結果によって、デジタル出力Ｄ_ＯＵＴ２のデータ値が決定する。別の例において、クロック信号ｐ２ｂがハイであり信号ｈｂがハイであるとき、コンデンサＣ１ｂおよびＣ２ｂは増幅器２６０に結合され、増幅器２６０は出力ノード２５０において対応する出力電圧を生成する。これは図５（ｃ）に示されている。制御信号ｈｂ、ｌｂ、およびｍｂは、コンデンサＣ１ｂおよびＣ２ｂによってサンプリングされるものとしての入力電圧の、高電圧基準および低電圧基準に対する比較に依存する。

図３のタイミング図から分かるように、第２冗長符号桁段１２０のスイッチドキャパシタサンプリング段のサンプルタイミングは、第１冗長符号桁段１１０の出力タイミングに関係する。ｐ２がハイであるとき、第１冗長符号桁段１１０は信号をノード２１５に出力する。各スイッチドキャパシタサンプリング段のサンプリングを制御するクロック信号ｐ１ａおよびｐ１ｂは、ｐ２の１つおきのハイクロックに対してそれぞれハイであるようにタイミングをとられ、それによって、ｐ２の最初のハイクロックの間ｐ１ａがハイであり、ｐ２の次のハイクロック信号にわたってｐ２ａがハイであり、その後続くハイクロックにわたってｐ１ａがハイであり、以下同様である。第２冗長符号桁段１２０の出力はクロック信号ｐ２ａおよびｐ２ｂによって制御される。図３から分かるように、ｐ２ａおよびｐ２ｂは、第１冗長符号桁段１１０の出力周波数と同じ周波数において出力残差信号がノード２５０において提供されるように構成される。その後、この出力残差信号は、後続の段によってサンプリングされる。

図６は、本発明の実施形態に従って実装されるパイプライン式ＡＤコンバータの第ｍ段（段ｍ）（たとえば第３冗長符号桁段１３０）を示す簡略ブロック図である。示されているように、図６は、２つのスイッチドキャパシタサンプリング段（たとえば６４０）を有する段６００を提供する。スイッチドキャパシタサンプリング段は、図２に関連して上述した第２冗長符号桁段１２０のスイッチドキャパシタサンプリング段と同様に構成される。追加のスイッチドキャパシタサンプリング段がＡＤコンバータ段６００に組み込まれることによって、さらなる電力の利益が実現されることができる。ＡＤコンバータ段６００の効果的な実施態様は、２の累乗である並列数のサンプリング段を有し、これはまた、回路のクロック制御を単純化する。ｘ個のスイッチドキャパシタサンプリング段を有することによって、各スイッチドキャパシタサンプリング段はＡＤコンバータパイプライン内の最初の段（すなわち第１冗長符号桁段１１０）の１／ｘのサンプリング周波数を有する。動作周波数を低減し、それに関連して電力を節約する代償として、各追加のスイッチドキャパシタサンプリング段６４０に対して追加の回路スペースが必要となる。

図３に示されている例示的なタイミング図は、クロック信号ｐ２ａおよびｐ２ｂを提供する。３つ以上のスイッチドキャパシタサンプリング段を有する冗長符号桁段について、各段についてスイッチを制御するために必要とされるクロック信号の数を拡大するために既知の技法が適用されることができる。段ｍによって受信される入力電圧信号は、段（ｍ−１）によって生成される残差電圧信号（Ｒｅｓ（ｍ−１））であり、入力ノード６１０において受信される。基準電圧ＶｒｅｆｐおよびＶｒｅｆｍがそれぞれノード６２０および６２５において受信され、第２冗長符号桁段１２０に関連して上述されたものと同様に使用されて、出力ノード６３０において出力電圧（Ｒｅｓ（ｍ））が生成され、これは後続の段に渡される。既に説明されたように、比較器ロジック６５０は制御信号ｈａ、ｈｂ、ｌａ、ｌｂ、ｍａ、およびｍｂを生成する。比較器ロジック６５０は、用途の性質に応じて制御信号を生成するために、スイッチドキャパシタサンプリング段の数に等しい数の比較器を有することができる。比較器論理ブロック６５０はデジタル出力Ｄ_ＯＵＴｍをも生成し、これは整合・同期ロジック（たとえば１５０）に提供される。

上述のように、パイプライン式ＡＤコンバータ１００の最後の段は、当該技術分野において既知の技法に従って実装されるフラッシュＡＤコンバータ段（たとえば３ビットフラッシュ）である。このようなＡＤコンバータ段は最小限の回路から作成されることができ、パイプラインのための最下位ビットを適切に提供することができる。

上述のように、本発明の実施形態におけるように、サイクルごとに同じクロックエッジ上でサンプリングするパイプライン式ＡＤコンバータの最初の段を使用することによって、タイミングの不正確さ、およびマルチチャネルパイプライン式ＡＤコンバータにおける複数のチャネル間の利得不整合を回避するという利点が提供される。これによって、ＡＤコンバータパイプライン全体の周波数応答におけるスパーが低減するかまたはなくなる。ＡＤコンバータの後続のパイプライン段においてマルチチャネル段を使用する利益は、パイプライン式ＡＤコンバータの全サンプリング周波数の或る分数において動作する段の内部回路を有することができること、ならびに、それゆえ、これらの段による電力消費の低減および熱生成の低減が実現することを含む。

ここまでで、パイプライン式アナログ−デジタル変換器であって、（１）アナログ入力信号を受信し、当該アナログ入力信号を第１周波数においてサンプリングし、次いで第１周波数において第１残差信号を生成する第１パイプラインＡＤコンバータ段であって、第１残差信号はサンプリングされたアナログ入力信号に応答する、第１パイプラインＡＤコンバータ段と、（２）第１残差信号を第１パイプラインＡＤコンバータ段から受信し、第１周波数において第２残差信号を生成する第２パイプラインＡＤコンバータ段を有する、パイプライン式アナログ−デジタル変換器が提供されたことが認識されるべきである。第２パイプラインＡＤコンバータ段は、第１残差信号を第２周波数においてサンプリングする複数の第１サンプル回路を有する。複数の第１サンプル回路はＮ個のサンプル回路を有し、Ｎは２以上である。第２周波数は第１周波数の１／Ｎ倍である。複数の第１サンプル回路のそれぞれは、第１残差信号を、固有のサンプリング時間でサンプリングし、続いて第２残差信号の対応する部分を生成する。本発明の１つの態様では、Ｎは２の累乗である。

上記の実施形態の１つの態様では、パイプライン式ＡＤコンバータは、第２パイプラインＡＤコンバータ段から第２残差信号を受信し、第１周波数において第３残差信号を生成するように構成される第３パイプラインＡＤコンバータ段をさらに有する。第３パイプラインＡＤコンバータ段は、そのそれぞれが第２残差信号を第３周波数においてサンプリングする複数の第２サンプル回路を有する。複数の第２サンプル回路はＭ個のサンプル回路を有し、Ｍは２以上である。したがって、第３周波数は第１周波数の１／Ｍ倍である。複数の第２サンプル回路のそれぞれは、第２残差信号を、固有のサンプリング時間でサンプリングし、続いて第３残差信号の一部分を生成する。さらなる態様では、ＭはＮに等しいことができ、等しくないこともできる。別のさらなる態様では、ＭおよびＮは２の累乗である。

上記の実施形態の別の態様では、第１パイプラインＡＤコンバータ段は、アナログ入力信号の各サンプルに対応する第１デジタル出力を生成するようにさらに構成され、第２パイプラインＡＤコンバータ段は、第１残差信号の各サンプルに対応する第２デジタル出力を生成する比較器ロジックをさらに有する。さらなる態様では、第２パイプラインＡＤコンバータ段の比較器ロジックは、複数の第１サンプル回路のそれぞれに対応する論理回路をさらに有し、論理回路は、複数の第１サンプル回路のうちの対応するサンプル回路を制御するように構成される１つまたは複数の制御信号を生成する。異なるさらなる態様では、第２パイプラインＡＤコンバータ段の比較器ロジックは、複数の第１サンプル回路のそれぞれに結合される論理回路をさらに有し、論理回路は、各サンプル回路を制御するように構成される１つまたは複数の制御信号を生成する。

上記の実施形態のさらに別の態様では、第２パイプラインＡＤコンバータ段は、複数の第１サンプル回路のそれぞれの出力に結合される入力、および第２残差信号を提供する出力を有する１つの増幅器をさらに有する。

別の実施形態では、アナログ信号をデジタル信号に変換するための方法が提供される。方法は、第１パイプラインＡＤコンバータ段に、第１周波数においてアナログ信号をサンプリングすること、サンプリングされたアナログ信号に応答する第１デジタル出力信号を生成すること、第１周波数において第１残差信号を生成することであって、第１残差信号はサンプリングされたアナログ信号に応答し、生成することを実行させることを有する。方法は、複数のサンプル回路のうちの１つに、第２周波数において第１残差信号をサンプリングさせることをさらに有し、複数のサンプル回路はＮ個のサンプル回路を有し（Ｎは２の累乗であり、Ｎは２以上である）、第２周波数は第１周波数の１／Ｎ倍であり、複数のサンプル回路のそれぞれは第１残差信号の固有の部分をサンプリングする。方法は、第２パイプラインＡＤコンバータ段に、第１残差信号に応答する第２デジタル出力信号を生成すること、および、第１周波数において第２残差信号を生成することを実行させることをさらに有し、第２残差信号はサンプリングされた第１残差信号に応答し、第２パイプラインＡＤコンバータ段も複数のサンプル回路を有する。

上記の実施形態の１つの態様は、第３周波数において第２残差信号をサンプリングすることと；第２残差信号に応答する第３デジタル出力信号を生成することと；第１周波数において第３残差信号を生成することとをさらに有し、第３残差信号はサンプリングされた第２残差信号に応答する。第２残差周波数をサンプリングすることは、複数の第２サンプル回路のうちの１つによって実行され、そのそれぞれが第１残差信号を第３周波数においてサンプリングする。複数の第２サンプル回路内にはＭ個のサンプル回路があり、Ｍは２の累乗であり、かつ２以上である。したがって、第３周波数は第１周波数の１／Ｍ倍である。複数の第２サンプル回路のそれぞれは、第２残差信号の固有の部分をサンプリングする。第３デジタル出力信号を生成すること、および、第３残差信号を生成することは第３パイプラインＡＤコンバータ段によって実行され、第３パイプラインＡＤコンバータ段は複数の第２サンプル回路を有する。さらなる態様では、ＭはＮに等しいことができ、等しくないこともできる。

本発明の別の実施形態は、パイプライン式ＡＤコンバータであって、アナログ信号を第１周波数においてサンプリングするための手段と；サンプリングされたアナログ信号に応答する第１デジタル出力信号を生成するための手段と；第１周波数において、サンプリングされたアナログ信号に応答する第１残差信号を生成するための手段とを有する、パイプライン式ＡＤコンバータを提供する。第１パイプラインＡＤコンバータ段は、アナログ信号をサンプリングするための手段と；第１デジタル出力信号を生成するための手段と；第１残差信号を生成するための手段とを有する。実施形態は、第１残差信号をサンプリングするためのＮ個の手段であって、Ｎ個の手段は第２周波数において第１残差信号をサンプリングする、Ｎ個の手段と；サンプリングされた第１残差信号に応答する第２デジタル出力信号を生成するための手段と；第１周波数において第２残差信号を生成するための手段とをさらに有し、第２残差信号を生成するための手段はサンプリングされた第１残差信号に応答する。Ｎは２の累乗であり、Ｎは２以上である。第２周波数は第１周波数の１／Ｎ倍である。第１残差信号をサンプリングするためのＮ個の手段のそれぞれは、第１残差信号の、第１残差信号をサンプリングするためのＮ個の手段の互いから固有の部分をサンプリングする。第２パイプラインＡＤコンバータ段は、第２デジタル出力信号を生成するための手段と；第２残差信号を生成するための手段と；第１残差信号をサンプリングするためのＮ個の手段とを有する。

上記の実施形態の１つの態様では、パイプライン式ＡＤコンバータは、第２残差信号をサンプリングするためのＭ個の手段と；サンプリングされた送信残差信号に応答する第３デジタル出力信号を生成するための手段と；サンプリングされた第２残差信号に応答する第１周波数において第３残差信号を生成するための手段とをさらに有する。第２残差信号をサンプリングするためのＭ個の手段は第３周波数において第２残差信号をサンプリングする。Ｍは２の累乗であり、Ｍは２以上である。第３周波数は第１周波数の１／Ｍ倍である。第２残差信号をサンプリングするためのＭ個の手段のそれぞれは、第２残差信号の、第２残差信号をサンプリングするためのＭ個の手段の互いから固有の部分をサンプリングする。第３パイプラインＡＤコンバータ段は、第２残差信号をサンプリングするためのＭ個の手段と；第３デジタル出力信号を生成するための手段と；第３残差信号を生成するための手段とを有する。さらなる態様では、ＭはＮに等しいか、または等しくない、のいずれかである。

「アサート」または「セット」および「ネゲート」（または「アサート停止」もしくは「クリア」）という用語は、本明細書においては、信号、ステータスビット、または類似の装置をそれぞれ、その論理的に真または論理的に偽の状態にレンダリングすることを指す場合に使用される。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。そして、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

したがって、本明細書において描写したアーキテクチャは例示にすぎないこと、および、事実、同じ機能を達成する多くの他のアーキテクチャを実装することができることは理解されたい。要約すると、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に「関連付けられる」。したがって、本明細書における、特定の機能を達成するために結合される任意の２つの構成要素は互いに「関連付けられる」とみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の２つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」または「動作可能に結合されている」とみなすことができる。

さらに例として、１つの実施形態では、ＡＤコンバータ１００の示されている要素は、単一の集積回路上または同じデバイス内に位置する回路である。代替的には、ＡＤコンバータ１００は、互いに相互接続される任意の数の別個の集積回路または別個のデバイスを含んでもよい。

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえばさまざまなＡＤコンバータ段の比較器は、１．５ビット（図示されている通り）、２ビット、４ビットなどであることができ、これによって、種々の入力電圧振幅を引き起こすことが可能である。ＡＤコンバータ段のスイッチドキャパシタサンプリング段は同様に、比較器によってそのように生成される制御信号を使用するように変更されることになる。上述のように、実施形態はデュアルチャネルＡＤコンバータ段にも限定されず、スペースおよび電力消費の関連によって決まる任意の数のチャネルを利用することができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（ａまたはａｎ）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの（ａまたはａｎ）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの（ａまたはａｎ）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

別途記載されない限り、「第１」および「第２」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (18)

1. パイプライン式アナログ−デジタル変換器としてのパイプライン式ＡＤコンバータであって、前記パイプライン式ＡＤコンバータは第１パイプラインＡＤコンバータ段と第２パイプラインＡＤコンバータ段とを有し、
   前記第１パイプラインＡＤコンバータ段は、
   アナログ入力信号を受信し、
   前記アナログ入力信号を第１周波数においてサンプリングし、
   前記第１周波数において第１残差信号を生成するように構成され、前記残差信号は前記サンプリングされたアナログ入力信号に応答し、
   前記第２パイプラインＡＤコンバータ段は、前記第１残差信号を前記第１パイプラインＡＤコンバータ段から受信するように結合され、
   前記第２パイプラインＡＤコンバータ段はさらに、それぞれが前記第１残差信号を第２周波数においてサンプリングするように構成される複数の第１サンプル回路を備え、
   前記複数の第１サンプル回路はＮ個のサンプル回路を有し、Ｎは２以上であり、
   前記第２周波数は前記第１周波数の１／Ｎ倍であり、
   前記複数の第１サンプル回路のそれぞれは、前記第１残差信号の、前記複数の第１サンプル回路の互いから固有の部分をサンプリングし、
   前記第２パイプラインＡＤコンバータ段は、前記第１周波数において第２残差信号を生成するように構成される、
   パイプライン式ＡＤコンバータ。
2. 前記パイプライン式ＡＤコンバータはさらに、前記第２パイプラインＡＤコンバータ段から前記第２残差信号を受信するように結合される第３パイプラインＡＤコンバータ段を備え、
   前記第３パイプラインＡＤコンバータ段は、それぞれが前記第２残差信号を第３周波数においてサンプリングするように構成される複数の第２サンプル回路を備え、
   前記複数の第２サンプル回路はＭ個のサンプル回路を有し、Ｍは２以上であり、
   前記第３周波数は前記第１周波数の１／Ｍ倍であり、
   前記複数の第２サンプル回路のそれぞれは、前記第２残差信号の、前記複数の第２サンプル回路の互いから固有の部分をサンプリングし、
   前記第３パイプラインＡＤコンバータ段は、前記第１周波数において第３残差信号を生成するように構成される、
   請求項１記載のパイプライン式ＡＤコンバータ。
3. ＭはＮに等しくない、
   請求項２記載のパイプライン式ＡＤコンバータ。
4. ＭはＮに等しい、
   請求項２記載のパイプライン式ＡＤコンバータ。
5. ＭおよびＮは、２の累乗である、
   請求項２記載のパイプライン式ＡＤコンバータ。
6. Ｎは２の累乗である、
   請求項１記載のパイプライン式ＡＤコンバータ。
7. 前記第１パイプラインＡＤコンバータ段はさらに、前記アナログ入力信号の各サンプルに対応する第１デジタル出力を生成するように構成され、
   前記第２パイプラインＡＤコンバータ段はさらに、前記第１残差信号の各サンプルに対応する第２デジタル出力を生成するように構成される比較器ロジックを備える、
   請求項１記載のパイプライン式ＡＤコンバータ。
8. 前記第２パイプラインＡＤコンバータ段の比較器は、
   前記複数の第１サンプル回路のそれぞれに対応する論理回路をさらに備え、
   前記論理回路は、対応する前記サンプル回路を制御するように構成される１つまたは複数の制御信号を生成するように構成される、
   請求項７記載のパイプライン式ＡＤコンバータ。
9. 前記第２パイプラインＡＤコンバータ段の比較器ロジックは、
   前記複数の第１サンプル回路のそれぞれに結合される論理回路をさらに備え、
   前記論理回路は、各サンプル回路を制御するように構成される１つまたは複数の制御信号を生成するように構成される、
   請求項７記載のパイプライン式ＡＤコンバータ。
10. 前記第２パイプラインＡＤコンバータ段はさらに、
    前記複数の第１サンプル回路のそれぞれの出力に結合される入力と、および前記第２残差信号を提供するように構成される出力とを有する１つの増幅器を備える、
    請求項１記載のパイプライン式ＡＤコンバータ。
11. アナログ信号をデジタル信号に変換するための方法であって、前記方法は、
    第１周波数において前記アナログ信号をサンプリングすることと；
    前記サンプリングされたアナログ信号に応答する第１デジタル出力信号を生成することと；
    前記第１周波数において第１残差信号を生成することであって、前記第１残差信号は、前記サンプリングされたアナログ信号に応答することと
    を有し、
    前記アナログ信号を前記サンプリングすること、前記第１デジタル出力信号を前記生成すること、および前記第１残差信号を前記生成することは、第１パイプラインアナログ−デジタル変換器段としての第１パイプラインＡＤコンバータ段によって実行され、
    前記方法はさらに、
    第２周波数において前記第１残差信号をサンプリングすることを有し、
    前記第１残差信号を前記サンプリングすることは、それぞれが前記第２周波数において前記第１残差信号をサンプリングするように構成される複数のサンプル回路のうちの１つによって実行され、
    前記複数のサンプル回路はＮ個のサンプル回路を有し、Ｎは２の累乗であり、かつ２以上であり、
    前記第２周波数は前記第１周波数の１／Ｎ倍であり、
    前記方法はさらに、
    前記複数のサンプル回路のそれぞれが、前記第１残差信号の、前記複数のサンプル回路の互いから固有の部分をサンプリングすることと；
    前記サンプリングされた第１残差信号に応答する第２デジタル出力信号を生成することと；
    前記第１周波数において第２残差信号を生成することと
    を有し、
    前記第２残差信号は、前記サンプリングされた第１残差信号に応答し、
    前記第２デジタル出力信号を前記生成すること、および前記第２残差信号を前記生成することは、第２パイプラインＡＤコンバータ段によって実行され、
    前記第２パイプラインＡＤコンバータ段は、前記複数のサンプル回路を備える、
    方法。
12. 前記方法はさらに、
    第３周波数において前記第２残差信号をサンプリングすることを有し、
    前記第２残差信号を前記サンプリングすることは、それぞれが前記第３周波数において前記第１残差信号をサンプリングするように構成される複数の第２サンプル回路のうちの１つによって実行され、
    前記複数の第２サンプル回路はＭ個のサンプル回路を有し、Ｍは２の累乗であり、かつ２以上であり、
    前記第３周波数は、前記第１周波数の１／Ｍ倍であり、
    前記方法はさらに、
    前記複数の第２サンプル回路のそれぞれが、前記第２残差信号の、前記複数の第２サンプル回路の互いから固有の部分をサンプリングすることと；
    前記サンプリングされた第２残差信号に応答する第３デジタル出力信号を生成することと；
    前記第１周波数において第３残差信号を生成することであって、前記第３残差信号は前記サンプリングされた第２残差信号に応答することと
    を有し、
    前記第３デジタル出力信号を前記生成すること、および前記第３残差信号を前記生成することは、第３パイプラインＡＤコンバータ段によって実行され、
    前記第３パイプラインＡＤコンバータ段は、前記複数の第２サンプル回路を備える、
    請求項１１記載の方法。
13. ＭはＮに等しくない、
    請求項１２記載の方法。
14. ＭはＮに等しい、
    請求項１２記載の方法。
15. パイプライン式アナログ−デジタル変換器としてのパイプライン式ＡＤコンバータであって、前記パイプライン式ＡＤコンバータは、
    アナログ信号をサンプリングするための手段と、第１デジタル出力信号を生成するための手段と、および第１残差信号を生成するための手段とを有する、第１パイプラインアナログ−デジタル変換器段としての第１パイプラインＡＤコンバータ段と；
    第２デジタル出力信号を生成するための手段と、第２残差信号を生成するための手段と、および第１残差信号をサンプリングするためのＮ個の手段とを有する、第２パイプラインアナログ−デジタル変換器段としての第２パイプラインＡＤコンバータ段と
    を備え、
    アナログ信号をサンプリングするための前記手段は、アナログ信号を第１周波数においてサンプリングするための手段であり、
    前記第１デジタル出力信号を生成するための前記手段は、前記サンプリングされたアナログ信号に応答し、
    前記第１周波数において第１残差信号を生成するための前記手段は、前記サンプリングされたアナログ信号に応答し、
    前記第１残差信号をサンプリングするための前記Ｎ個の手段のそれぞれは、第２周波数において前記第１残差信号をサンプリングするように構成され、
    Ｎは２の累乗であり、かつ２以上であり、
    前記第２周波数は、前記第１周波数の１／Ｎ倍であり、
    前記第１残差信号をサンプリングするための前記Ｎ個の手段のそれぞれは、前記第１残差信号の、前記第１残差信号をサンプリングするための前記Ｎ個の手段の互いから、固有の部分をサンプリングし、
    前記第２デジタル出力信号を生成するための前記手段は、前記サンプリングされた第１残差信号に応答し、
    第２残差信号を生成するための前記手段は、前記第１周波数において第２残差信号を生成するための手段であり、
    前記第２残差信号を生成するための前記手段は、前記サンプリングされた第１残差信号に応答する、
    パイプライン式ＡＤコンバータ。
16. 前記パイプライン式ＡＤコンバータはさらに、第２残差信号をサンプリングするためのＭ個の手段と、第３デジタル出力信号を生成するための手段と、および第３残差信号を生成するための手段とを備える第３パイプラインＡＤコンバータ段を有し、
    前記第２残差信号をサンプリングするための前記Ｍ個の手段のそれぞれは、第３周波数において前記第２残差信号をサンプリングするように構成され、
    Ｍは２の累乗であり、かつ２以上であり、
    前記第３周波数は前記第１周波数の１／Ｍ倍であり、
    前記第２残差信号をサンプリングするための前記Ｍ個の手段のそれぞれは、前記第２残差信号の、前記第２残差信号をサンプリングするための前記Ｍ個の手段の互いから固有の部分をサンプリングし、
    前記第３デジタル出力信号を生成するための前記手段は、前記サンプリングされた第２残差信号に応答し、
    前記第１周波数において第３残差信号を生成するための前記手段は、前記サンプリングされた第２残差信号に応答する、
    請求項１５記載のパイプライン式ＡＤコンバータ。
17. ＭはＮに等しくない、
    請求項１６記載のパイプライン式ＡＤコンバータ。
18. ＭはＮに等しい、
    請求項１６記載のパイプライン式ＡＤコンバータ。