JP6782804B2 - ディザーを適用する方法及びその方法に従って動作するアナログデジタル変換器 - Google Patents

ディザーを適用する方法及びその方法に従って動作するアナログデジタル変換器 Download PDF

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Description

優先権データ
本出願は、「ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ ＣＯＮＶＥＲＴＥＲ ＳＴＡＧＥ」と題する米国特許出願第ＵＳ１５／９１６，００９号の優先権を主張し、参照によってその全体が本明細書に組み込まれる。
本開示は、アナログデジタル変換器の向上に関する。
アナログデジタル変換器（ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ，ＡＤＣ）は、カメラ、マイクロフォン、温度センサ、圧力センサ、位置トランスデューサ、ガスフローセンサ、電気化学セル（例えば、血糖モニタリング用）及び他の多くの形式の変換器から取得される信号を実世界からデジタル領域に変換するために用いられる。それらの実世界測定値は、コンピュータ、マイクロプロセッサなどによって処理されることが可能であるデジタル値に変換される。
ＡＤＣのパラメータは、ＡＤＣがどの程度高速であるか、ＡＤＣが入力信号の変化をどの程度細かく区別することができるか（すなわち、ＡＤＣの分解能）、またはＡＤＣがどの程度線形であるかを含む。理想的には、ＡＤＣの出力ワードにおいて単一ビット遷移がある場合はすべて、ＡＤＣに提示されたアナログ入力信号における一定の大きさの遷移と等価である。実際には、これは実現するのが非常に困難である。
アナログデジタル変換器の非線形性は、ＡＤＣをディザリングすることによって向上し得る。実際、非線形性は、ディザーの適用によりＡＤＣのいくつかのデジタル符号を介して抑圧され、これによって任意の所与のＡＤＣ出力符号における非線形性の深刻さが低減される。その場合、ＡＤＣ出力信号（変換結果）のデジタル値がディザー値によって影響を受けず、しかもＡＤＣの性能が改善されるように、ディザー値を減算することができる。
上述したように、速度はＡＤＣのパラメータの１つである。変換レートを増大させるために、信号を変換するタスクが２つ以上の直列接続されたステージ間で共有され得る。このような構成はパイプラインとして知られる。パイプラインの一ステージは、アナログデジタル変換の一部を実行する。ステージはさらに、アナログ信号とステージのデジタル変換結果に相当するアナログ値との差を表す剰余を形成し得る。剰余はパイプラインの後続のステージに渡される。後続のステージは剰余のアナログデジタル変換を実行する。
本開示の実施形態のいくつかについての簡単な説明
本開示の第１の態様によれば、アナログデジタル変換器の剰余形成ステージを動作させる方法が提供される。剰余形成ステージはアナログデジタル変換器においてしばしば見られる。本開示の剰余形成ステージは、アナログデジタル変換器と少なくとも第１のサンプリングデジタルアナログ変換器（ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ，ＤＡＣ）とを備える。剰余形成ステージのアナログデジタル変換器は、ステージの分解能の限界を表す最下位ビット値を有する。本方法は、変換される入力信号を受け取ることと、入力信号に第１のディザー値を加算して、少なくとも第１のサンプリングデジタルアナログ変換器によってサンプリングされるディザー処理済み入力信号を形成することとを含む。ただし、第１のディザー値は、ステージのアナログデジタル変換器に提供される入力信号には加算されない。代わりに、異なるディザー値、すなわち第２のディザー値が、アナログデジタル変換器に提供される信号に適用され得る。本方法は、ステージのアナログデジタル変換器を用いて入力信号表すデジタル符号を形成することと、第１のディザーの少なくとも一部を除去することとを含む。第１のディザーの少なくとも一部の除去は、（ａ）第１のディザー値の少なくとも一部を表すデジタル値によって、または当該少なくとも一部に基づいてデジタル符号を変更して変更されたデジタル符号を形成し、変更されたデジタル符号を少なくとも１つのサンプリングデジタルアナログ変換器に提供すること、及び／又は（ｂ）サンプリングデジタルアナログ変換器から剰余を受け取る後続のアナログデジタル変換器ステージにティザーの少なくとも一部を渡すことであって、ティザーが後続のアナログデジタル変換器ステージのデジタル出力結果から減算される、渡すことによって、実行され得る。
したがって、ステージのアナログデジタル変換器によってサンプリング又は変換される入力信号を変更する必要を伴わずに変換結果にディザーを適用することが可能である。ステージのアナログデジタル変換器は、逐次近似レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ，ＳＡＲ）変換方式など（ただし、限定されない）の好適な変換ストラテジに従って動作するＡＤＣを含み得る。他の技術には、例えば、フラッシュ変換器、ランプ変換器及びシグマデルタ変換器が含まれ得る。
ステージのＡＤＣは、入力信号の最上位ビットのいくつかを迅速に分解し、部分的な結果をさらなる変換器技術に提供し、さらなる変換器技術がステージによって出力される変換結果の残りを分解するフラッシュＡＤＣなどの組み合わせであり得る。これに代えて、ステージのＡＤＣをフラッシュ変換器又はシグマデルタ変換器などの単一の変換器から形成することができる。
サンプリングＤＡＣは、サンプルアンドホールド機能又はトラックアンドホールド機能を実行するサンプリングキャパシタ及び関連付けられたスイッチを含んだサンプリング回路と、協働するＤＡＣとの組み合わせとして形成され得る。サンプリング回路とＤＡＣとは、サンプリング回路へとサンプリングされるアナログ値とＤＡＣに供給されたデジタルワードのアナログ等価値に対応する値との差を形成するように、互いに結合される。
協働するＤＡＣ又はさらなるＤＡＣを用いて、サンプリングされた値にディザー信号を適用し得る。
有利には、スイッチトキャパシタＤＡＣアーキテクチャを用いてサンプリングＤＡＣを形成する。このような構成によって、スイッチトキャパシタＤＡＣがサンプリング回路として作用することが可能になる。さらに、サンプリングフェーズ中又はサンプリング後にキャパシタの一部の接続状態を変更することによって、スイッチトキャパシタはサンプリングされた信号又は剰余にディザーを適用することができる。
所望のノイズ性能に基づいて、サンプリング回路の静電容量、又はスイッチトキャパシタ内のキャパシタの静電容量を選択することができる。
サンプリングＤＡＣは、複数の協働するＤＡＣから形成され得る。ＤＡＣは、相対的なサイズ又は実装技術の見地から異なり得る。
好ましくは、サンプリングＤＡＣは複数のスライスから形成され、各スライスは他の各スライスと実質的に同じである個々のＤＡＣであり得る。この文脈において、スライスは揃ったサンプリング性能を有する。ＡＤＣ内のＤＡＣは、ＤＡＣスライスのうちの１つから形成され得る。
繰り返し可能なＤＡＣエレメントを用いてステージのサンプリングＤＡＣ及びＡＤＣを形成し得ることがわかる。ＤＡＣ及びＡＤＣ内の複数のスライスを用いることによって、ＡＤＣ及びＤＡＣの各々は揃ったサンプリング特性及びタイミング特性を有することができる。ＤＡＣ内の個々のスライスは協働可能な態様で動作してＤＡＣの熱雑音を低減することができる。
本開示の第２の態様によれば、ＡＤＣのステージが提供される。ステージは、ＡＤＣ、ＤＡＣ、及び第１のディザーを発生するディザー発生器を備える。ＡＤＣは、アナログ入力信号を受け取るように構成されている。例えば、サンプリングフェーズにおいて入力信号をサンプリングし、続いて変換フェーズにおいてアナログ入力信号を表すデジタル変換値を形成するように構成されている。ＤＡＣは、ＡＤＣのサンプリングフェーズと実質的に同時にアナログ入力信号と第１のディザーとの結合をサンプリングするように構成されている。ＤＡＣは、第１のディザーの値が減算された、又は第１のディザーの値を考慮した公知の方法で変更されたデジタル変換値を受け取り、デジタル変換器とアナログ入力信号との差を表すアナログ剰余を形成するように更に構成されている。
したがって、ＡＤＣのステージのＤＡＣ部にディザーが適用される。これによって、ステージのＡＤＣにディザーを適用する必要性を回避し、又はディザーの大きさを低減する、若しくは最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ，ＬＳＢ）より小さくすることができる。これにより、ディザーの適用の結果として、ＡＤＣのダイナミックレンジの縮小を回避する。いくつかの実施形態において、ＡＤＣにティザーを適用し得る、又は剰余に小さいディザーを残し、又は導入し得ることによって、剰余増幅器の応答又は後続の変換器の応答を線形化する。
本開示の第３の態様によれば、アナログデジタル変換器の第１のステージ及び第２のステージが提供され、第１のステージからのアナログの剰余出力が第２のステージの入力となるように、第１のステージ及び第２のステージは物理的に又は一時的に直列をなす。第１のステージは、入力信号を受け取るように構成された第１のステージアナログデジタル変換器を備える。第１のステージはまた、入力信号を受け取ってサンプリングするように構成されたサンプリングデジタルアナログ変換器を備える。第２のステージは、サンプリングデジタルアナログ変換器の出力を直接又は増幅後に受け取るように構成された第２のステージアナログデジタル変換器を備える。第１のステージ及び第２のステージはティザー発生器にさらに応答し、ディザー発生器は、デジタルアナログ変換器による、及び／又は第１のステージアナログデジタル変換器による入力信号のサンプリング前に、サンプリングと同時に、又はサンプリング後に、入力信号にティザーを適用させ、第２のステージは第２のステージアナログデジタル変換器の出力からディザー値を減算するデジタル減算器を含む。
本開示のさらなる態様によれば、パイプライン方式ＡＤＣを動作させる方法が提供され、本方法は、ＡＤＣの第Ｎのステージによって形成された剰余にティザーを適用することによって、ディザーがＡＤＣの第Ｎ＋１のステージへの入力信号を変更するようにすることを含む。Ｎは０より大きい整数の数字である。
ディザーは、第Ｎのステージの最下位ビットより大きくてもよい、又は小さくてもよい。ディザーのデジタル値は、ＡＤＣの第Ｎ＋１のステージに渡されて、第Ｎ＋１のステージの出力結果からティザーの値が除去され得るようにする。また、上記の方法に従って作動するように構成されたパイプライン方式ＡＤＣが提供される。
本開示並びにその特徴及び利点のより完全な理解を提供するために、同様の参照符号が同様の部分を表す添付の図面を併せて考慮した以下の記載を参照する。
理想的なＡＤＣについての、アナログデジタル変換器の入力のアナログ値とＡＤＣによるデジタル符号出力との間の関係を示すグラフである。 種々の非線形（ｄｉｆｆｅｒｅｎｔｉａｌ ｎｏｎ−ｌｉｎｅａｒｉｔｙ，ＤＮＬ）誤差を有するＡＤＣについての、アナログデジタル変換器の入力のアナログ値とＡＤＣによるデジタル符号出力との間の関係を示すグラフである。 ＤＮＬ誤差の影響を低減するためにディザー値を適用したＡＤＣの概略図である。 本開示の技術に従うＡＤＣステージの概略図である。 本開示の第２の実施形態における、システムレベルにおいてディザーを加算して再度除去する方法を示す概略図である。 図６Ａ〜図６Ｆは、ディザーを適用しない、及びディザーを適用するサンプリングＤＡＣの動作を比較する。 スライス方式アーキテクチャを用いる本開示の実施形態を示す。 スライス方式ＤＡＣを形成するために用いられる単位セルの表現である。 本開示のさらなる実施形態の概略図である。 本開示のさらなる実施形態の概略図である。 図７に示すステージの実施形態の詳細を更に詳細に示す回路図である。 図１１に示す回路の変形例の回路図である。 それぞれのバッファ増幅器と共有帯域幅制限抵抗器との使用を示す、本開示のさらなる実施形態の回路図である。 本開示の技術に従う２ステージパイプライン方式ＡＤＣの概略図である。 本開示の技術に従う２ステージパイプライン時間インターリーブ方式ＡＤＣの概略図である。 図１５に示す時間インターリーブ方式ＡＤＣについてのタイミング図である。 半導体ダイ上のＤＡＣレイアウトフロアプランの平面図である。 本開示の技術に従うデュアルエンド方式（差動）ＡＤＣの概略図である。 ディザーワード間の関係を示す本開示の実施形態を構成するＡＤＣステージの概略図である。 本開示のさらなる実施形態の概略図である。
理想的であれば、アナログデジタル変換器は完全に線形となり、あるデジタル符号と次のデジタル符号との同じ値差は常に入力信号Ｖｉｎ（ｔ）の同じ大きさの変化に正確に一致する。図１にこのような理想化された例が示され、任意の単位で表されるアナログ入力値が図１のＸ軸に沿って示され、対応するデジタル出力符号がＹ軸上に示される。量子化誤差を最小にするために、アナログ入力値は最も近いデジタル符号に割り当てられるべきである。例として、入力値Ｖｉｎ（ｔ）＝２．４４９は出力符号０１０、すなわち２に割り当てられるのに対して、２．５０１の入力値は出力符号０１１、すなわち３に割り当てられる。
ただし、実際には、例えばリソグラフィ誤差、経時変化、応力、又は熱勾配に起因するＡＤＣの不完全さによって、デジタル境界間の距離が変化し、ＤＮＬ誤差として知られる誤差を生じる。図２はＤＮＬ誤差の誇張された例を示し、この場合に符号０００と符号００１との間の遷移はＶｉｎ（ｔ）＝０．５からＶｉｎ（ｔ）＝０．７５へ移動しており、符号００１から符号００１への遷移はＶｉｎ（ｔ）＝１．５からＶｉｎ（ｔ）＝１．２５へ移動している。結果として、符号００１は１の最下位ビットの入力サイズにはもはや届かず、代わりに０．５ＬＳＢに対応する範囲を有する。それはー０．５ＬＳＢのＤＮＬ誤差を呈する。同様に、符号１００は、符号１００と隣接する符号との間の遷移がＶｉｎ（ｔ）＝３及びＶｉｎ（ｔ）＝４．５において生じるように拡大している。この符号は、１．５ＬＳＢの範囲を超えて拡がり、０．５のＤＮＬ誤差を有する。
差動ＡＤＣ変換器の場合、変換器入力範囲のちょうどエッジにおけるＤＮＬ誤差は、クリッピングが回避される場合にエッジにおける信号値がダイナミックレンジの中央付近の符号より運用されにくいため、範囲の中央におけるＤＮＬ誤差より比較的問題が少ない。とはいえ、入力信号が所与の値を有する確率は、出力符号に関連付けられたＤＮＬ誤差の重要性にも影響を与える。これを確かめるため、正弦波の入力信号を考える。信号の変化率は、信号の中央点付近で早く、信号のピーク及び谷付近で遅い。信号がゆっくりとしか変化しない第１の符号値について生じる誤差は、信号が第２の符号にサンプリングされる確率が低い、信号が早く変化する場合の、第２の符号について生じる誤差よりも、大きな確率で出力されることとなる。シングルエンド方式ＡＤＣの場合、変換範囲の始点における誤差は、小さな入力信号に対する誤差のサイズがそれらを比例して深刻にするため、より深刻である。
これらの問題は、この分野の従事者によって認識されている。
この問題に対する答えはディザーを導入することである。ディザーは相関のない信号であり、所望の信号Ｖｉｎ（ｔ）の所与の入力値Ｖ１が複数の符号にわたって拡がるように、通常はＡＤＣの入力に注入される擬似ランダムノイズである。これはＤＮＬの影響を低減し、またＡＤＣの積分非線形（ｉｎｔｅｇｒａｌ ｎｏｎ−ｌｉｎｅａｒｉｔｙ，ＩＮＬ）応答を平滑化する。
図３に、ディザーを導入する例示的な回路を示す。ＡＤＣ３０に対して、デジタル化する入力信号Ａｉｎを第１の入力３４において、またディザー信号を第２の入力３６において受け入れる加算器３２が先行する。ディザー信号は、擬似乱数発生器４０によってデジタル領域で形成される。擬似乱数発生器のデジタル出力は、ＤＡＣ４２及びデジタル減算器「ＳＵＢＴＲＡＣＴ」４４に提供される。ディザーはＤＡＣ４２によってアナログ信号に変換され、加算器３２によって入力信号Ａｉｎに加算される。次いで、ＡＤＣ３０は、ＡＤＣ３０が受け取る、Ａｉｎとディザーとの和を含む入力信号を変換し、デジタルワードを出力する。適切にスケーリングすると、入力信号に加算されたアナログディザーの値は減算器４４によってデジタル領域で減算されて入力信号のデジタルバージョンを生じ得る。
ＤＡＣ４２とＡＤＣ３０との間のスケーリングの問題を回避するために、ＡＤＣの内部のスイッチトキャパシタアレイの一部からＤＡＣを形成することができる。例えば、スイッチトキャパシタアレイは、ＡＤＣの内部のサンプリングＤＡＣがＮ個のキャパシタを含むように作用し得る。Ｎ個のキャパシタのアレイは、第１のグループのＮ−Ｋ個のキャパシタと第２のグループのＫ個のキャパシタとに概念上分かれる。入力信号のサンプリング中、入力Ｖｉｎ（ｔ）は第１のグループ内のキャパシタ上にサンプリングされる。サンプリングに続いて、第２のグループのキャパシタが、擬似乱数発生器によって発生されたディザーワードに従って設定される。このことは、ＤＡＣが両方のタスクを実行する際に加算された信号とＡＤＣ出力との間のスケーリングを自動的に保証するという利点を有する。クリッピングを回避する場合に入力信号とディザーとの和がダイナミックレンジ内に留まらなければならないため、ＡＤＣのダイナミックレンジを超過しないことを保証するように注意しなければならない。
本発明者等は、信号入力を擾乱させる必要を伴わずにディザーを導入する利点を得ることができることに気付いた。これにより、ＡＤＣに追加のコンポーネントを導入することが回避される。使用されるコンポーネントにディザーを適用して、パイプライン方式変換器内のＡＤＣステージの剰余を形成することができる。この手法によって設計が容易になるのみならず、速度及び分解能などを考慮してＡＤＣセクションを選択することも可能になる一方、雑音性能などを考慮した異なる設定を用いて剰余形成セクションを選択することができる。
図４は、本開示の実施形態を構成するＡＤＣステージ１００を示す。本例はパイプライン方式ＡＤＣの第１のステージを取り上げるが、等価的には、ステージは第１のステージである必要はない。ＡＤＣ部２００は、入力信号を受け取り、使用時に入力信号のデジタル表現を形成するように構成されている。図４において、ＡＤＣ２００は、サンプリングＤＡＣ２１０と、比較器２１２と、サンプリングＤＡＣ２１０を用いるＳＡＲロジック２１４とから形成され、入力信号をサンプリングし、適切な変換方式を用いてそれをデジタル等価物に変換する。「ステージＡＤＣ」とみなすことができるÅＤＣ部２００は、さらなるサンプリングＤＡＣ２２０を備える個別の剰余形成ステージに関連付けられている。
ディザー発生器（図示しないが、図３に関して説明した擬似乱数発生器４０であってもよい）は、サンプリングＤＡＣ２２０に関連付けられて設けられる。第１のディザーとみなすことができる、ディザー発生器によって発生されたディザーは、明示されたＤＡＣ４２を用いることによって、図３に関して説明したようにアナログ領域において適用されてアナログ値を形成することができ、次いでアナログ値は加算器２２２に適用され、これによってサンプリングＤＡＣ２２０上にサンプリングされたアナログ値ＶＩＮを変更する。ただし、より好ましい手法は、図６Ａ〜６Ｆに関してより詳細に説明されるように、入力信号ＶＩＮのサンプリング中のティザー値のデジタル表現に応じてサンプリングＤＡＣ内のキャパシタなどのエレメントの一部のステータスを変更することである。これにより、サンプリングＤＡＣ自体によってＶＩＮのサンプリングされた値にディザーを適用させる。本開示の動作を説明する目的で、加算器２２２は、ディザーがサンプリングＤＡＣの内部で加算される場合でもＶＩＮへのディザー値の適用を表すように示されている。
使用時に、ＡＤＣ部２００及びサンプリングＤＡＣ２２０は、同時にＶＩＮをサンプリングするように指示され得る。サンプリングに続いて、ＡＤＣ部２００は、サンプリングされた入力信号を変換する。ＡＤＣ２００が入力信号のデジタル表現を形成すると、これをサンプリングＤＡＣ２２０に提供する。加算器２２４又は他の符号変更回路を用いてＡＤＣ２００のデジタル出力を取り込み、その変更されたバージョンを、変換される入力ワードとしてサンプリングＤＡＣ２２０に供給する。本例において、加算器２２４は、ＡＤＣ部２００によって提供されるデジタルワードからディザー値を減算するために用いられる。ＡＤＣ部２００のデジタル出力はティザー処理されないが、サンプリングＤＡＣ２２０によって形成された剰余の値はディザー処理され、剰余としてパイプラインの後続のステージに渡され、これがパイプライン方式アナログデジタル変換器の最終的なデジタル出力におけるディザーを導入する。
サンプリング時にディザーを設定し、次いで設定されたＤＡＣ２２０に提供されるデジタルワードからディザー値を減算することによってディザーを除去することには、剰余増幅器２３０にダイナミックレンジを増加させることを余儀なくさせる面倒がないという利点がある。ただし、剰余増幅器が不十分な入力範囲を有する場合には、ディザーの一部又は全部がサンプリングＤＡＣの出力中に残り、後続のステージに渡され得る。
上述した方式は、ディザーが「整数のディザー」である、すなわちディザーが公称上ＡＤＣ２００内のサンプリングＤＡＣ２１０の１ＬＳＢの単位で形成される場合には、まく機能する。ただし、このような方式では、ディザーは、剰余増幅器２３０への入力又は入力の前に形成されたノードにおいて除去される。したがって、増幅器には剰余の関数である入力値しか見えない。一方、整数のディザーと併せて分数のディザーも用いられる場合には、剰余増幅器への入力もディザー処理済みとなり、このことが剰余増幅器を効果的に線形化する。
図５に、このような構成を示す。ここで、パイプライン方式ＡＤＣの第１のステージであるＡＤＣ１は、第１のステージＬＳＢを有するとみなすことができる。この場合に、ディザーは、第１のディザー部が整数部であって第２のディザー部が分数部である２つの部分に区分されたデジタルワードとして形成され得る。整数部は、ディザーが適用される第１のステージのＬＳＢの整数の数字で表されるティザーのサイズを指定する。分数部は、第１のステージのＬＳＢの分数としてディザーの一部を指定する。この分数のディザーは、第２のＡＤＣ２４０のＬＳＢの整数の数字として表され得るとともに、第２のＡＤＣ２４０の１より小さいＬＳＢに対応する分数部をも含み得る。
図５に示す構成において、ティザーの整数部は、図４に関して前述したように扱われる。ただし、ディザーの分数部は、サンプリングＤＡＣ２１０上にサンプリングされた信号に加算され得る。このことは、ＡＤＣ部２００へのアナログ信号経路に加算器３００を備えることで示される。この手法をＤＡＣと併せて用いて変更された電圧を提供することができるが、好ましくは、分数のディザーは、サンプリングＤＡＣ２１０の一部として設けられたいくつかの付加的なディザーキャパシタを設定することによって適用されて、下位ＬＳＢディザーを提供する。ディザーが加算されると、ＡＤＣ部２００を用いてそのアナログデジタル変換を実行し、ＡＤＣ部２００はデジタル出力を出力する。なお、本例においては、サンプリングＤＡＣ２１０に加算された分数のディザーを除去するようにはデジタル出力が処理されない。したがって、ＳＡＲロジック２１４による出力はそのディザー処理されていない値から変更され得るとともに、ＤＡＣ２２０に提供されたワードは分数のディザーが適用された結果として異なり得る。図４に関して説明したように、ディザーの整数部に対する補正を実行する。分数のディザーは剰余と合計されたものとなり、ディザー処理済み剰余を発生する。ディザー処理済み剰余は剰余増幅器２３０によって増幅され、第２のＡＤＣ２４０に渡される。適切なスケーリングを用いて、分数のディザーを、第２のＡＤＣ２４０の複数のＬＳＢとして表現することができ、これにより、分数のディザーのデジタル表現はデジタル加算器３０２によって第２のＡＤＣのデジタル出力から減算され得る。このことは、剰余増幅器又は第２のＡＤＣ２４０内の非線形の効果を弱める。この手法は、パイプライン方式ＡＤＣの３つ以上のステージにディザーを適用するように拡張され得る。
上述したように、サンプリングＤＡＣ２２０を用いて入力信号のサンプリングされた値にディザーを適用することができる。図６ａ〜図６ｆに関してこのことを説明する。各図面は、スイッチトキャパシタサンプリングＤＡＣ３２０内に個別の重みＣ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ及び３２Ｃを備えた６つのキャパシタを示す。キャパシタのアレイの上部プレートは、共有導体３２２によって終端キャパシタ３３０に更に接続されている。この簡略化された構成において、３つの最上位キャパシタ８Ｃ、１６Ｃ及び３２Ｃのみが接続されてそれらの下部プレート（図示のとおり）をそれぞれのスイッチを介してＶＩＮに接続することによって、サンプリングフェーズ中に入力信号をサンプリングすることができる。図６Ａに示すように、ディザーを適用しないサンプリングＤＡＣにおいて、キャパシタＣ、２Ｃ及び４Ｃはサンプリングフェーズ中にＶＲＥＦ２（例えば、グランド）に接続される。図６Ｂに示すように、逆にディザーを適用する場合、下側の３つのキャパシタはディザー符号に従ってＶＲＥＦ１又はＶＲＥＦ２（例えば、グランド又は０Ｖ）のいずれかに接続される。図６Ｂにおいて、ディザー符号は「１０１」（又は最下位ビットから最上位ビットまでアレイ全体を読むと「１０１０００」）であり、キャパシタＣ及び４ＣはＶＲＥＦ１に接続され、キャパシタ２ＣはＶＲＥＦ２に接続される。サンプリングスイッチ３５０は、閉じられると基準電圧（例えば、ＶＲＥＦ１又はＶＲＥＦ２）を共有導体３２２に接続する。図６Ａに従ってサンプリングスイッチ３５０を開いてサンプリングされた入力値をホールドし、又は図６Ｂに従ってサンプリングされた入力値とディザー値との結合をホールドする。
入力がサンプリングされると、サンプリングＤＡＣはホールド状態に設定され、そのことが、ディザーを用いない場合の図６Ｃとディザーを用いる場合の図６Ｄとに示されている。ホールド状態は、すべてのキャパシタがＶＲＥＦ２（例えば、グランド）に接続された同じ状態であることがわかる。
ＡＤＣ部２００がその変換を行うと、ここでは「０１１１０１」である、変換結果を表すデジタルワードは、サンプリングＤＡＣ２２０に適用され、これによりデジタルワードは剰余を形成することができる。図６Ｅに示すように、ディザーを用いない場合には、ＤＡＣ２２０を「０１１１０１」に設定する、すなわちキャパシタ２Ｃ、４Ｃ、８Ｃ及び３２ＣをＶＲＥＦ１に接続する一方、他のキャパシタをＶＲＥＦ２に接続する。図６Ｆに示すように、ディザーを用いる場合には、１０１０００のディザー値を変換された値「０１１１０１」に加算して「１１００１１」を形成し、これを用いてサンプリングＤＡＣのキャパシタのスイッチ位置を設定する。サンプリングＤＡＣの長さは６つのキャパシタ（ビット当たり１つのキャパシタを仮定する）に限定されず、この数は単なる例として選択されたものであり、サンプリングＤＡＣは設計者の意志によるより多い又はより少ない「ビット」を有してもよい。
本発明者等は、本明細書の教示が、デジタル出力を用いて正確にスケーリングされたディザーを保持してダイナミックレンジのいかなる減少も避けると同時にＡＤＣ内の増加したレートのスループットをも呈するように、スライス又はスライス方式アーキテクチャの使用によって変更され得ることに気付いた。
図７に、このような構成を示す。ここで、ＡＤＣ部２００はＤＡＣスライス２１０．１を用いて作製されており、サンプリングＤＡＣ２２０は複数のサンプリングＤＡＣスライス２１０．２〜２１０．ｎから形成される。有利には、すべてのスライスは同じである。このことは、入力インピーダンス、取り込み時間又は時定数の観点による同じサンプリング応答と、サンプリング状態からホールド状態への遷移までの同じ遷移時間とを、各々が有することを意味する。このことは、剰余形成ＤＡＣ２２０のスライス２２０．２〜２２０．ｎ内の信号がＡＤＣのスライス２０１．１内の信号と同じであることを意味する。一見してこの陳述は、それが余分であることが非常に明らかであるように思えるが、実際、図７のスライス方式アーキテクチャから良好な性能を達成するために観察すべき重要で容易に看過される条件に注目している。このことは後述する。
ディザー発生器４００は一度に１つ以上のランダムなデジタルワードを発生し、デジタルワードは、剰余ＤＡＣ２２０内のＤＡＣスライス２１０．２〜２１０．ｎの１つ以上に供給される。ディザーは、好ましくは、サンプリングプロセスの前又は間にディザー値を提供するようにサンプリングＤＡＣスライス内の最下位キャパシタの一部を設定することによって適用され、スライス内のそれぞれのサンプリングＤＡＣアレイ上にサンプリングされた入力信号についてのアナログ値がそれぞれのティザーの値によって効果的に変更されるようにする。ただし、ディザーはまた、サンプリング後に適用され、剰余形成時にＤＡＣスライスの各々に対して提供されるデジタルワードに加算されることが可能であり、この場合に剰余増幅器は剰余とディザーとの和を後続のステージに渡すのに十分なダイナミックレンジを有する。
複数の同一のエレメントからなる剰余ＤＡＣを有することは有利である。これは、各スライスのサンプリング性能とＲＣ（抵抗−キャパシタ）時定数とが十分に揃っていることを保証することである。
以下の表である表１は、０から、第１のサンプルアンドホールド回路によって例示される第１のＲＣ結合の時定数Ｔｃの関数として表現される「１」からなる任意の値までの電圧と、時定数Ｔｃ’がＴｃとは１０％だけ大きいように異なる第２のサンプルアンドホールド回路上の電圧の時間進展とを示す。
言い換えると、第１のサンプルアンドホールド回路がその時定数である１０の間に入力電圧を取得する場合に、第２のサンプルアンドホールドはそれ自身の時定数である９のみを見る。
Figure 0006782804
時定数の１０倍の後、第１のＲＣ回路は０．００４５％しか誤差がないのに対して、第２のＲＣ回路は０．０１２％の誤差がある。これらの数字は一見して非常に小さく見える。ただし、これらは最新のＡＤＣの分解能に照らして考慮する必要がある。
分解能がフルスケール値の百分率で表される場合、分解能は次のようであることが分かる。
Figure 0006782804
したがって、ＲＣ時定数の１０倍だけ待つことは、サンプリングされた電圧が１ＬＳＢより大きい誤差を生じるため、１４ビット分解能を実現するのに十分ではない。
通常、１６ビット変換器の場合にサンプル回路は少なくとも時定数の１２倍の間サンプリングし、１８ビット変換器の場合にサンプル回路は少なくとも時定数の１４倍の間サンプリングし、２０ビット変換器の場合にサンプル回路は少なくとも時定数の１５倍の間サンプリングする。
オン状態の抵抗ＲＯＮの観点でのトランジスタスイッチの性能は、製造プロセスによって制限される。トランジスタを並列に配置する、又はＲＯＮを低減するために幅広のトランジスタを作製することは可能であるが、トランジスタのゲートからサンプリングキャパシタへの電荷注入のコスト上昇を招き、そのことはトランジスタのチャネル寄生容量に対するゲートの特徴として捉えられる。その結果、幅広のトランジスタスイッチを作製してスイッチに接続されるキャパシタの値と比較してＲＯＮを低減することは、電荷注入問題が悪化してアナログデジタル変換器の精度を劣化させるため、手放しの成功にはならない。しかし、以下でわかるように、本開示の実施形態によってオン抵抗の増加を許容、しかも意図的に許容しながら、なおも良好な速度及び雑音性能が維持される。
時定数をより小さくする別の方法は、サンプリングキャパシタをより小さくすることである。しかし、これは、熱（ジョンソン−ナイキスト）雑音の形態の別の基本的な問題にぶつかる。キャパシタ上の二乗平均平方根熱雑音ＮＲＭＳは次のように表され得る。
Figure 0006782804
ＫＢはボルツマン定数である。Ｔはケルビン温度である。Ｃはファラッド単位による静電容量である。
この雑音はキャパシタによってそのようには引き起こされず、スイッチ抵抗に起因するキャパシタ上の電荷量の熱力学的変動によって引き起こされる。キャパシタが導通回路から切り離されると、このランダムな変動がキャパシタによって捕捉される。
３００Ｋにおけるキャパシタ上の二乗平均平方根（ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ，ＲＭＳ）熱雑音ＮＲＭＳを、キャパシタサイズの範囲に対して以下に列挙する。
Figure 0006782804
サンプリング回路内で許容され得る最小のキャパシタサイズは、入力分解能の関数として計算され得る。ＡＤＣについて信号対雑音比が以下で表され得ることは当業者に知られている。
Figure 0006782804
Ｖｉｎｐｐは入力信号のピークピーク値を表す。
最大ＲＭＳ信号値はＶｒｅｆに等しくなり得るため、量子化雑音寄与も存在する。ＡＤＣにおける不確かさは±１／２ＬＳＢである。これが誤差であるか否かは、アナログ入力信号中の３つの要素からなると仮定され、その場合に有効ビット数（ｅｆｆｅｃｔｉｖｅ ｎｕｍｂｅｒ ｏｆ ｂｉｔ，ＥＮＯＢ）は、式３となる。
Figure 0006782804
ＡＤＣは、１８ビット分解能で５Ｖのフルスケール範囲において入力をサンプリングするものであるとする。ＬＳＢ値は５÷２１８＝１９μＶである。ただし、量子化ノイズを考慮する時までにサンプリング雑音を約１１μＶＲＭＳまで更に低減する必要がある。これは、サンプリング雑音が１より小さいＬＳＢとなる場合に約４０ｐＦの入力静電容量を示す。フルスケールのダイナミックレンジが低減される場合には、ＬＳＢサイズは相応に低減され、入力静電容量はビットに関して表現される同じ雑音性能を得るように増加しなければならない。
ＡＤＣがその変換を行うのにいくらかの時間を要するときにサンプルを連続して取ることができないため、サンプリングステージの速度は、考慮される必要がある唯一の要因ではない。
基準電圧間でキャパシタをスイッチングすることによってビットをテストするプロセスは、ＤＡＣ内の電荷再分配を生じ、電荷はトランジスタスイッチを流れ抜け、したがってＲＣ時定数に従う。また、基準電圧間でのキャパシタのスイッチングは、基準電圧から急峻な電荷引き抜きを生じ、これが基準電圧とキャパシタとの間の導体／配線のインダクタンスと、またキャパシタ自体の静電容量と相互作用して、リンギングをもたらす。
リンギングとキャパシタ間電荷再分配との両方が変換レートを制限する。リンギングには、１ＬＳＢ（又はＡＤＣ内の冗長さが補正されるように合理的に期待され得る誤差の大きさ）などの適切な値より低下する時間を与える必要があり、電荷再分配はまた、適切な値への漸近線である必要がある。幸運にも、ビットテストにおいてビットを設定した後、ビットテストの結果を見るように比較器をストロービングするまでに、時定数の１４〜１６倍を待つことを要しないことが分かる。実際、例えば冗長性を有する変換器において時定数の約４倍という、ずっと短い時間待つことは妥当である。これによって、３つの冗長ビットを有する１８ビット変換器の変換時間に、さらに時定数の（１８＋３）４＝８４倍を加算し得ることが分かる。１０ΩのＲＯＮと４０ｐＦの静電容量とを用いた極めて単純な見積もりでは、サンプリングキャパシタが逐次近似変換器のビットテストに関与した場合であって、入力信号の各サンプリングに対して平均で時定数の１４倍のセトリング時間が許容される場合に、これは約
Figure 0006782804
 の変換レートを示唆する。
パイプライン化によってビットテストをＡＤＣの異なるステージ間に分割することが可能になり、サンプルの取得と結果の出力との間の変換時間はパイプライン化によって向上しないが、２ステージパイプラインではスループット又は変換レートがほぼ２倍になる。パイプライン化の他の利益は信号がパイプラインの後続のステージに渡される際に信号の増幅を提供する能力であり、これによって後続のステージの比較器がより高速の決定を行うことができる。
雑音の代償を招かずにより高いサンプリングレートで機能させる要望がなおも存在する。問題は、前述したように、容易な解決手法がないことである。より小さいサンプリングキャパシタによってＲＣ時定数が減少する、したがってより高いスループットが可能になるが、その代わりに熱雑音が増加する。
発明者等は、雑音性能の向上はより大きい静電容量の使用を示唆するのに対して速度性能の向上はより小さい静電容量の使用を示唆するため、図７に示すアーキテクチャ変更によって雑音の問題を速度から部分的に分離することができることに気付いた。スライス２１０．１を用いてＡＤＣ変換を実行して比較的迅速ではあるが雑音の代償を伴って中間の結果に達することができるように、比較的小さい値の静電容量を用いてスライスを形成することができる。１つ以上の他のスライス２１０．２〜２１０．ｎによって中間の結果を用いて剰余を形成することができる。１つ以上の他のスライスは、剰余が向上した熱雑音指数を有するように、より大きい値のＣを有し得る、又はより大きい値のＣを合成するように並列に機能し得る。
複数の並列のサンプリングステージを動作させることは、ステージの負荷を単に相互接続するほどには簡単でない。それは、高速のアナログデジタル変換器における多くのことと同様に、この仕事を困難にする基本的な物理のいくつかを看過している。
ステージは、それらのＲＣ時定数を許容可能な値の範囲内に設定するように「揃って」いる必要がある。「許容可能」を構成するものの制限は、入力信号をサンプリングする時間枠と、さらには電荷再分配及びリンギングがチャネル又はスライスの１ＬＳＢ付近でセトリングすることを可能にする時間枠とに依存する。前述において、直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ，ＤＣ）信号の文脈においてＲＣ時定数の不揃いの問題を議論によって吟味した。それは、交流（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ，ＡＣ）信号とのＲＣ時定数の不揃いを考慮する本開示の以下の節に役立つ導入であった。
サンプリング問題をより詳細に調べると、これは、やはり、変換器のダイナミックレンジと変換器の帯域幅との相関関係である。
ＡＤＣが、正弦波であるＶｉｎｐｕｔをサンプリングするものであり、１０ＭＨｚで５Ｖのダイナミックレンジを有すると仮定する。これは、２．５Ｖの振幅と、２π×１０×１０６ラジアン毎秒の各周波数を有する。
Figure 0006782804
電圧の変換の最大レートはゼロクロス点付近で生じ、
Figure 0006782804
 ボルト毎秒である。
その場合に、１ピコ秒のサンプリングスキュー（タイミング誤差）であれば１５７μＶの誤差に相当する。前述したが、５Ｖのダイナミックレンジで１８ビットの分解能の場合には、ＬＳＢサイズは１９μＶである。したがって、１ｐｓという小さいタイミングスキューは８．３ＬＳＢの誤差を導入する。このタイミングスキューは、ステージ間又はスライス間のＲＣ時定数の変動と相互作用して、各スライス上にサンプリングされた電圧の不揃い誤差を増大させる。
これに対処するために、本発明者等は、各スライスに対して集積回路リソグラフィ精度を用いて、各サンプリング構成内のキャパシタ及びトランジスタが一斉にスケーリングして揃ったＲＣサンプリング時定数を保持し、サンプリングスイッチがタイミングスキューを最小化するように実質的に位置共有することを保証するアーキテクチャを選択した。
スライスがスイッチトキャパシタアレイから形成される実施形態において、各スライスはサンプリングＤＡＣを含み、サンプリングステージは、１つのスライス内の所与の電気的位置に、スライスの他のものの等価なキャパシタ及びトランジスタと実質的に同じであるキャパシタ及びトランジスタを有するように、揃っている。
本開示の実施形態において、キャパシタのプレートの１つをＶＩＮ、ＶＲＥＦ１及びＶＲＥＦ２に接続する単位サイズのトランジスタに関連付けられた単位サイズキャパシタＣを含む単位セルは、それぞれ繰り返し用いられてスライスを形成する。各単位セルは、公称上、その電気的性能が他の各単位セルと同一である。セルは、永続的に、又はグループへのセルの動的な割り当ての一部として、グループにまとめられ得る。２つのセルがグループにまとめられて２Ｃの静電容量を形成し得る、４つのセルがグループにまとめられて４Ｃの静電容量を形成し得る、などである。所望により、セルはグループにまとめられる必要はなく、二進列の重みを形成する。セルはグループ化されて、冗長性を提供するキャパシタを形成し得る。セルはまた直列に接続されて、Ｃ／２、Ｃ／３、Ｃ／４などの実効静電容量を形成し得る。スイッチ制御及びドライバの必要性を低減する方法として主に２Ｃのセルを用いて機能させ、ここに制御可能な１つ又は数個の１Ｃのセルしか有しないことは好都合であり得る。
ＲＣ時定数を揃える問題に戻ると、これらはサンプリングＡＣ信号に影響を与える。時定数の変化が信号のサンプリングされた値の深刻な誤差を引き起こし得ることを表１に示した。しかし、ＡＤＣはしばしば、変動する（ＡＣ）信号をサンプリングすることになる。
スライスが許容可能な限界内で同じ値をサンプリングすることは望ましいが、このことは、ＡＣ信号を調べるときに揃っていることがいかに重要であるかという問題を提起する。本発明等は、揃っていることの問題が過去において看過されてきたと認識した。一例において、パイプライン変換器の第１のステージは６ＭＳＢの信号を分解してデジタル化する。入力信号ＶＩＮは２つのサンプリングＤＡＣ上にサンプリングされる。「大ＤＡＣ」と称する一方のサンプリングＤＡＣは、「小ＤＡＣ」と称する他方のサンプリングＤＡＣの３倍の静電容量を有する。電力を節減するために小ＤＡＣを用いてＳＡＲテストを実行するが、ＳＡＲテストが終了すると両方のＤＡＣを共通ノードに接続して、１３ビット雑音要件を満たすために剰余を互いに統合するようにする。ただし、本例は、ＤＡＣのサンプリング時定数を揃えるようにトランジスタスイッチをスケーリングする、又はタイミングスキューを最小化するようにサンプリングスイッチを位置共有させる、いかなる教示も考慮せず、また有しない。
ＲＣ時定数の変化の影響は、位相シフトとして扱うと最も容易に理解される。
位相シフトはローパスフィルタの位相シフトとしてモデル化することができ、ここで位相シフトφは、式５によって与えられる。
Figure 0006782804
ＲＣサンプリング回路がー３ｄＢの１０ＭＨｚの帯域幅を有するように設計されていると仮定する。また、１８ビットの分解能を達成するのに要する雑音性能指数を満たすために、Ｃが４０ｐＦに選択されると仮定する。以下の関係を用いる。
Figure 0006782804
ｆに１０ＭＨｚ、Ｃに４０ｐＦを代入すると、Ｒの値を計算することができる。本例において、Ｒは４０Ωである。式５の見積り
Figure 0006782804
一見して、位相シフトは無視できるように見える。ただし、ＲＣが＋１０％だけ変化するとφは−０．１１０１３ｒａｄである。これは０．００１ラジアンの差であり、
Figure 0006782804
 の時間差に相当する。
したがって、本例では、ＲＣ時定数の１０％の変化は１０ＭＨｚにおいて１×１０−３という最小の位相変化を生じるが、この位相変化は１６ピコ秒のタイミング誤差に相当することが分かり、このタイミング誤差は、１０ＭＨｚにおける５Ｖピークピーク入力信号についての１３３ＬＳＢのスライス間の不揃いに相当する。
上記の計算は、コンポーネント値の不揃いが周波数増加に伴うサンプリング時間誤差の増大をあらわにすることを示す。しかし、この問題は過去において看過されてきたように思われる。
サンプリングステージのＲＣ値の変動が、誤差の多くのＬＳＢとしてあらわになり得る小さい位相シフトを位相に導入し得ることは述べたが、本発明者等は、本開示のいくつかの実施形態においてＲＣサンプリング回路に直列抵抗を追加する工程を取り入れた。抵抗器を追加することが回路の帯域幅を明らかに減少させ、したがって入力信号のサンプリング時間を増大させるため、このことは直観に反する。このような手法は、高速のＡＤＣを構築する場合に取られる工程と正反対である。ただし、トランジスタスイッチの実効的な「オン」インピーダンスは温度及び入力電圧とともに数パーセントだけ変化し得ると共に、注意深いレイアウト及びブートストラッピングは変動を低減するのに役立ち得るが、直列抵抗を追加すること（直列抵抗の熱性能はトランジスタより安定する）は、スライス間で揃えることを向上させることができる。抵抗器は、オームと数百オームとの間の値を有し得る。実施形態では、約１６０Ωの抵抗器を用いた。トランジスタはわずか数オームのオン抵抗を有し得るとともに、トランジスタ間オン抵抗の変動は、わずか分数のオームであり得る。この手法は、サンプリングスライス間で揃えることを顕著に向上させる。
結果として、各スライスのサンプリングセクションを、公称上、他のスライスの各々のサンプリングセクションと同一にすることが好ましい。
図７に戻り、残りのスライス２１０．２〜２１０．ｎの一部又は全部は、スライス２１０．１を用いて入力ＶＩＮを同時にサンプリングし、協働して剰余ＤＡＣ２２０を形成して、ＶＩＮとＶｄａｃとの差を表すアナログ出力電圧Ｖｒｅｓｉｄｕｅを形成し、ここでＶｄａｃはＤＡＣスライス２１０．１によって形成されたアナログデジタル変換の「結果」を用いて駆動されるときの剰余ＤＡＣ２２０により生成される電圧であり、ＳＡＲロジック２１４によって駆動されるとＰビット変換に到達し、ここでＰはスライス２１０．１のビットの実効分解能である。
第１のＤＡＣスライス２１０．１は非下位分割スイッチトキャパシタアレイ、セグメント化又は下位分割スイッチトキャパシタアレイ、又はサンプリングキャパシタと、関連のＤＡＣとから形成され得る。
使用時に、スライス２１０．１〜２０１．ｎの各々はＶＩＮに結合され、ＶＩＮをサンプリングするために用いられる。スライスのサンプリングスイッチ３５０（図６Ａを参照）は、サンプリングスイッチがサンプリングスイッチの「ホールド」命令を同時に受け取ることを保証するように、また各スイッチ３５０が他の各スイッチと同じプロセス、電圧及び温度（ｐｒｏｃｅｓｓ，ｖｏｌｔａｇｅ，ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ，ＰＶＴ）の変動を受けることを保証するように、位置共有される。このことは、各サンプリング回路が他の各サンプリング回路と同じ電気的性能、例えば揃ったＲＣ時定数、同じスキューレートによる導通と非導通との間の同時のスイッチ３５０の遷移、を有し、これによって、共有入力信号を取得（例えば、サンプルアンドホールド）するように同時に動作するときにＤＡＣスライス２１０．１〜２１０．ｎ間の位相シフトを回避することを保証することに役立つ。
入力信号を取得した後に、第１のＤＡＣスライス２１０．１を用いて、サンプリングされた信号のＳＡＲ変換を形成することができる。このような変換は、例えば、ＤＡＣスライス２１０．１によって実行されるＰビット変換の最初の２、３ビットのほぼ瞬時の変換を提供するフラッシュＡＤＣの形態をなす、さらなる下位ＡＤＣの使用を含み得る。このようなＳＡＲ変換は、結果に冗長性を提供する付加的なビットの包含を含むこともでき、当該変換は、２より小さい基数を用いて実行されることも可能であり、その複数のビットは、単一のビットテスト期間において、例えば、比較器に代えて３レベル量子化器を用いることにより決定されることが可能である。ビットテストが進行するにつれて、Ｐビット出力ワードの最上位ビットのステータスは、Ｐビット出力ワードの最下位ビットのステータスより前に既知となる。これによって、ＳＡＲロジック２１４からの出力が剰余ＤＡＣ２２０内のスライス２１０．２〜２１０．ｎに提供されてそれらのＤＡＣスライスに１ビットずつビットをセットすることが可能になり、これによって、各スライス内のキャパシタを適切な構成にスイッチングすることによって引き起こされる電圧遷移が可能になり、これによって導入され得るリンギングが、剰余ＤＡＣ２２０からの出力が剰余増幅器２３０により利得を得る前に減衰する時間を有し得る。
電圧遷移の大きさを低減するために、剰余ＤＡＣ２２０内のスライス２１０．２〜２１０．ｎにおけるビットの設定は、遷移が揃って生じないように時間的に互い違いにされ得る。さらに、例えば最上位ビットと準最上位ビットとに関する、初期の遷移の大きさは、スライス２１０．２〜２１０．ｎの半分を、当該スライスの最上位ビットを設定して初期設定することにより、また、当該スライスの残りの半分を、当該スライスの最上位ビットを未設定にして初期設定することにより低減され得る。これにより、第１のビットテストの結果として、統計的に、半分のＤＡＣスライスが遷移する必要がありそうである。同じ技術を準最上位ビットなどに用いることができる。代替手法は、使用時に入力信号がナイキスト周波数限界と比較してオーバーサンプリングされ得るという事実に基づくことができ、したがって、統計的に入力ワードの最初の数ビットは一サンプルと直後の一サンプルとの間で変化していないようである。
ビットテストのうちのいくつかに剰余ＤＡＣ内の１つ以上のＤＡＣを関与させることも可能である。言い換えると、ＤＡＣスライス２１０．１のみを用いてアナログデジタル変換を実行する場合には、１つのＤＡＣスライスのみが同時に１つのビットテストを実行することができる。ただし、ＤＡＣスライスのうちの３つ、例えば剰余ＤＡＣ２２０のうちの２１０．２、２１０．３及び２１０．４がＳＡＲロジック２１４に結合されたそれぞれの比較器（図示せず）とともに機能することが一時的に可能である場合、図７に示す構成は同時に２つのビットテストを実行することによって、ＡＤＣ部２００がＰビットを変換するのに要する時間を低減することができる。
スライス構成の使用によって、各ＤＡＣスライス２１０．１〜２１０．ｎがその内部により小さいキャパシタンスを有することが可能になり、それによって各ＤＡＣスライスのＲＣ時定数が減少し、結果として変換がより迅速に実行され得る。この説明における前述において、３００Ｋにおいてキャパシタと関連付けられた熱雑音を表にした。これを用いて、５Ｖのダイナミックレンジを１８ビット分解能で変換するようにした実施例では、ＤＡＣの最小キャパシタンスは少なくとも〜４０ｐＦである必要があることを示した。ただし、ＤＡＣスライスのすべてがそれぞれ４ｐＦの実効キャパシタンスを有するように形成されている場合に、ＤＡＣスライス２１０．２〜２１０．ｎを接続して剰余ＤＡＣを形成することによってそれらのキャパシタンスを並列に配置する。したがって、１０個のＤＡＣスライス２１０．２〜２１０．１１が剰余ＤＡＣ２２０に設けられるのであれば、それらを並列に接続することによって、各剰余ＤＡＣが４ｐＦのＤＡＣスライスであることに関連付けられた優位なサンプリング時間及びセットリング速度を有するとしても、４０ｐＦの実効キャパシタンスを生成する。さらに、第１のＤＡＣスライス２１０．１の出力における剰余は、それがキャパシタのバンクの熱雑音の低減にも寄与し得るように、剰余ＤＡＣ２２０の出力にも接続され得ることを注記しておく。
前述したように、サンプリングＤＡＣは繰り返される単位セルから形成され得る。図８に、値１Ｃを有する１つのこのような単位セル２７０を示す。単位セルは、１Ｃの値を有するキャパシタ２７２を備える。そのプレートの１つは、図８における最上位のプレートであり、共有導体３２２（図６Ａ）に接続されている。キャパシタの最下位のプレートは、トランジスタ２７４、２７６及び２７８から形成される三路スイッチによって接続されて最下位プレートを分離させ、ＶＩＮ、ＶＲＥＦ１（典型的には高精度電圧基準からのもの）又はＶＲＥＦ２（典型的には０Ｖ）に接続する。トランジスタの各々は、図７中のＳＡＲロジック２１４などのスイッチコントローラ２７９によって制御される。キャパシタを入力ノードＶＩＮに接続するトランジスタ２７４は抵抗器２８０を備えた直列をなすことができ、これによって、単位セルがＶＩＮにおいて入力信号をサンプリングしているときに単位セルによって示される「オン」抵抗をより正確に定義する。トランジスタ２７４は、トランジスタ２７４のゲートソース間電圧ＶｇｓをＶＩＮに対して一定に保持するために、ブートストラップ回路２８２によって変更されたゲート制御信号を有してもよい（又は有さなくてもよい）。単位セル２７０は、２Ｃの重みなどを形成するように並列に配置された単位セル２７０ａ及び２７０ｂによって表されるように、他の単位セルと並列に配置されてスイッチとキャパシタとの適切にスケーリングされた組み合わせを形成し得る。
例えば、下位分割されたスイッチトキャパシタＤＡＣのサンプリング部７３に、５に二進重み付けされたサンプリングキャパシタを要する場合には、２５−１＝３１個の単位セル２７０を要する。単位セルは、集積回路内で非常によく揃い得る。このことは、単位セルが所望により１、２、４、８及び１６のグループに永続的に割り当てられ得ること、あるいは、グループ化が不揃い誤差をランダム化するように各サンプリング発生時にスイッチコントローラによって作動中に動的に形成され得ることを意味する。セルは、単項符号化様式で動作することができ、出力のこのような符号化方式に関与するセルは、動的に（動作中に）選択され得る。
図９は図７の変形例を示し、この場合に、３ビットフラッシュ変換器などの下位ＤＡＣ２８５を用いてＳＡＲ変換器の３つの最上位ビットをより迅速に設定する。３ビットより少ないビット、又は多いビットは下位ＤＡＣ２８５によって変換され得る。
サンプリングＤＡＣ２２０によって形成された電圧剰余は、次いで、さらなるアナログデジタル変換器２４０に提供される前に剰余増幅器によって利得を得ることができる。図１０に示すように、剰余増幅器２３０は必ずしも設けられる必要がないことを注記しておく。
図１１は、図７の回路構成をより詳細に概略的に示す。この例において、スライス２１０．１〜２１０．ｎの各々は同一であり、各々は、下位ＤＡＣ４０４と併せてＤＡＣ４０２を形成するセグメント化されたキャパシタアレイを備える。サンプリングＤＡＣは同一である。さらに、図１１に示すこの構成において、下位ＤＡＣも同一である。ただし、このことが当てはまる必要はない。下位ＤＡＣは、所望により、より低い分解能で形成され得る。例えば、ＤＡＣスライス２１０．１は８ビットスライスであり、剰余ＤＡＣ２２０に各々が５ビットの分解能を有する８つのＤＡＣスライス２１０．２〜２１０．９が設けられる場合に、その主ＤＡＣに５ビット（Ｎ＝５）を備え、その下位ＤＡＣに３ビット（Ｍ＝３）を備え、これらの８つの剰余ＤＡＣは異なる制御ワードを用いて効果的に駆動され、下位又は主ＤＡＣ内にさらに３ビットの分解能を提供して剰余ＤＡＣを８ビット装置に戻す。したがって、スライス２１０．２〜２１０．ｎの下位ＤＡＣは、所望により短縮化又は省略され得る。これに代えて、図１１に示すようにスライスがすべて同じである場合には、剰余ＤＡＣは、パイプライン方式アナログデジタル変換器内の次のステージに供給する剰余ＤＡＣの出力信号に下位ＬＳＢディザーを適用するように駆動され得る。これらの手法を併せて採用することができる。
図１１に示す構成において、剰余ＤＡＣ２２０内のＳＡＲロジック２１４とスライス２１０．２〜２１０．ｎの各々との間にデータ操作ブロックが設けられる。データ操作ブロックは、ＤＡＣスライス２１０．２〜２１０．ｎの各々に対するデジタルワードを個々に設定することを可能にする。したがって、異なるワードを意図的に選択することによって、拡大された分解能又はディザーの非組み込みを提供する。
ＤＡＣ図１２は図１１の包括的な表現であり、この場合に各スライス２１０．１〜２１０．ｎは、サンプリングＤＡＣ部２１０．１ａ，２１０．２ａなど２１０．ｎａまでと下位ＤＡＣ２１０．１ｂ，２１０．２ｂ，２１０．３ｂなどとに分割される。サンプリングＤＡＣ２１０．１ａ〜２１０．ｎａは互いに同一である。サンプリングＤＡＣ２１０．１ａは、サンプリングＤＡＣ２１０．１ａ〜２１０．ｎａと同じであっても同じでなくてもよいが、非常に近い電気的特性を有することが好ましく、他のスライスと同じ単位セルからサンプリングＤＡＣ２１０．１ａを構成することによって最もよく達成される。下位ＤＡＣは同じである必要はない。下位ＤＡＣ２１０．１ｂは、例えば他の下位ＤＡＣより多いビットで構成され得る。実際、スライスのすべてに下位ＤＡＣを備える必要はない。ここでは、サンプリングＤＡＣ２１０．ｎａに関連付けられた下位ＤＡＣが省略されている。スイッチスライスドライバ、ＳＡＲロジックコントローラ及びティザー発生器は、単一のロジックブロック４１０に設けられ得る。
ボンドワイヤに沿ったキャパシタ間の電流の流れは、電圧基準を擾乱させ得る。本明細書に記載の構成は、ビットテストシーケンス中の電圧基準の擾乱を低減する利点を有し、剰余ＤＡＣ内のＤＡＣスライス２１０．２〜２１０．ｎが基準電圧のバッファバージョンを備える場合をも与え、当該バッファバージョンは、第１のスライス２１０．１に提供される基準電圧が、剰余ＤＡＣを設定するためのスライス２１０．２〜２１０．ｎ内のキャパシタのスイッチングに起因する擾乱を受けないように、さらなるバッファによって提供され得る。キャパシタアレイの静電容量が４０ｐＦから４ｐＦに実効的に減少する場合には、基準から引き抜かれる電流は同様に減少することが分かる。したがって、変換に要するエネルギーは減少する。
例えば、サンプリングＤＡＣ２１０．１〜２１０．ｎが同じに作られ、剰余ＤＡＣが合わせて４０ｐＦ（雑音目的で）となる８スライスを有する場合には、各スライスは５ｐＦの静電容量を有する。この５ｐＦは、サンプリングＤＡＣアレイの、５ビットの例においては例えば３１単位セル間に、又は６ビットの例においては６３単位セル間に分割される。これは、５ビットの場合において１６１ｆＦの、又は６ビットの場合において７９ｆＦの単位キャパシタサイズを与える。各単位セルのＲＣ値は、任意のトランジスタ間の変動を抑制する中程度の直列抵抗を備えていても非常に小さいため、この手法によって、スライス方式のＡＤＣが高帯域幅を達成することが可能になることが分かる。また、スライスの１つのみがビットテストを実行するため、電流源から引き抜かれる電流は大きく減少する。ビットテストを実行するのに要する電荷の減少は、電荷経路にある程度の抵抗を意図的に導入してＤＡＣのキャパシタへの供給電圧内のリンギングを減少させることができることをも意味する。
図１３は、剰余ＤＡＣのスライス２１０．２〜２１０．ｎの少なくとも一部、好ましくは各々がそれぞれのバッファ４２０．２〜４２０．ｎによって外部基準に接続され、当該バッファは直列スイッチ４２２．２〜４２２．ｎによってスライス２１０．２〜２１０．ｎから選択的に切り離し可能である構成と、スライス２１０．２〜２１０．ｎがさらなるスイッチ４２４．２〜４２４．ｎによって外部基準に直接にも接続され得る構成とを示す。これにより、剰余ＤＡＣスライス２１０．２〜２１０．ｎはそれぞれ設定時間の大部分にバッファによって充電されることにより、外部基準から引き抜かれる電流を低減することができ、スライスがそれぞれのバッファ内のオフセットによって影響を受けない適切な電圧付近にセトリングするようにセトリング時間の終了近くに外部基準に接続され得る。さらに、スイッチトキャパシタアレイの各々は、それぞれのスイッチ４４０．１〜４４０．ｎによって帯域幅制限抵抗器４３０への選択された接続により帯域幅を制限され得る。
完全さのために、図１４は本開示の一実施形態を概略的に示し、この場合に、スライスのうちの１つから形成された小ＡＤＣ４５０は、剰余ＡＤＣを形成する他の８つのスライスと協働して剰余増幅器２３０を駆動する。本実施形態において、剰余増幅器はさらなるＡＤＣ２４０に接続されている。本例において、第１のＡＤＣは６ビット以上の分解能を提供するのに対して、第２のＡＤＣ１５２は、残りのビット数、例えば８ビット又は９ビット以上の分解能を提供して、ＡＤＣの所望の全分解能にわたる。
他の例において各スライスは静電容量を提示し得るが、熱雑音の目的に対して提示される全デジタルアナログ変換器は、並列に動作するＤＡＣを備えて２５．６ｐＦの大きさになる。
ＳＡＲ変換を完了させる時間は、剰余ＤＡＣ内の個々のＤＡＣスライスを設定するのに要する時間より長くないと期待され得ることが分かる。さらに、剰余ＤＡＣからの出力は、第１のＡＤＣからのＳＡＲ変換が完了した後に実際に要求されるのみである。これによって、２つのＳＡＲスライス間、場合によっては３つ以上のＳＡＲスライス間で剰余ＤＡＣを共有する場合が可能になる。ＳＡＲスライスは、ＳＡＲスライスのうちの１つが、他のものがサンプリング中であるときにその変換全体のほぼ中間にあるように、ピンポン様に動作し得る。このような構成の下で、剰余ＤＡＣは、ＳＡＲスライスの各々と同時にサンプリングしなければならないが、剰余ＤＡＣがサンプリングを終了した直後には、剰余ＤＡＣには出力ワードの少なくとも半分がプリセット済みとなり得る。この手法の使用は、高速に実行されるビットテストの最初の数ビットを取得するために、又はテスト中の信号スイングを低減するために、フラッシュＡＤＣなどの下位ＡＤＣの使用によってさらに拡張される。
図１５はパイプライン方式アーキテクチャの代替実施形態を概略的に示し、この場合、ＡＤＣ１２００内に２つの高速ＡＤＣ４６０及び４６２が設けられ、高速ＡＤＣの各々は８つのＤＡＣスライスと関連付けられる。第１のＡＤＣ２００は、時間インターリーブ方式で動作し、これにより、例外的に、わずかな不揃いがなおも付加的なサンプリングトーンをもたらし得る。これを緩和するためには、トーンのリスクを低減するために剰余ＤＡＣのうちのそれぞれの剰余ＤＡＣのスライス間で１つ以上のスパイスをシャフリングすることができる。
図１６は、図１５の構成についてのタイミング図を概略的に示す。第１のＡＤＣの各々に見られるように、図１５及び図１６内の符号「Ａ」及び「Ｂ」と付した第１のＡＤＣの各々は、ＡＤＣ「Ａ」４６０が継続的な「変換開始」信号間の期間ＴＡにおけるその取得を実行しているときに、ＡＤＣ「Ｂ｝がそのビットテストを受け、次いでその結果を剰余増幅器に渡すように、他方とは位相がずれて動作する。各期間ＴＡにおいて、剰余増幅器は、その時間の半分（ＲＡ＿Ａ又はＲＡ＿Ｂと付す）にわたってそれぞれのスライスＡＤＣ「Ａ」及び「Ｂ」に関連付けられた剰余ＤＡＣのうちの１つから剰余を増幅し、その時間の残りの半分に、オフセット誤差を除去するために、自動ゼロ化ＡＺを受ける。自動ゼロ化における技術及び手法の使用は当業者に周知であり、本明細書に記載する必要はない。
説明はサンプリングキャパシタとデジタルアナログ変換器とに対して同時にホストとして作用し得るスイッチトキャパシタアレイの形態をなすＤＡＣスライスに焦点を当てているが、本発明の教示は、サンプリング構成とＤＡＣとが分離された回路構成にも適用することが可能である。
パイプライン内のステージの数は、２と変換器の分解能との間で変化し得る。言い換えると、パイプライン内の各ステージは１ビットのみを変換するように構成され得る。本開示の教示は、並列に作用して必要な雑音性能を提供する各ステージの時定数が所与のステージの複数のスライスによって低減されるため、このような深くパイプライン化された構成に更に適用可能である。したがって、本開示は高度に柔軟性を有し、ＤＡＣがキャパシタ方式のサンプリング回路と相互作用するのに要する極めて多数の構成に使用され得る。
インターリーブ率は２倍以上であり得る。
図１７は、図１５に示す回路のレイアウトフロアプランの一実施形態を概略的に示す。ＤＡＣスライスは、スライスＡＤＣ（ｓＡＤＣａ及びｓＡＤＣｂ）と関連付けられた比較器「ｃｏｍｐ」と、このステージと関連付けられた剰余増幅器（ＲＡ）との間に並列に構成されている。本例において、スイッチトキャパシタの各バンク内のスライスのうちの１つは、スライスＡＤＣ（ｓＡＤＣ）としての役割が割り当てられている。
これらの回路のすべては、図１８に示すように差動ＡＤＣ構成２００内に実装され得る。ここで、正入力及び負入力に関連付けられたキャパシタアレイはそれぞれ差動ＲＡ２３０に剰余信号を提供する。
図１９は図１５の教示に基づくものであり、同様の部分には同じ参照番号が用いられる。ここでティザー発生器４００は、Ａが任意の数を表すとして第１ビットＤＡ〜Ｄ１で表される第１のティザー値を発生する。ディザーは整数部と分数部（ステージのＬＳＢと称する）とを表し得る。
説明の容易化のために、第１のディザーはビットＤ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２及びＤ１を含むようにＡ＝６と仮定する（ただし、ここで与えられる特定の例に限定されない）。また、Ｄ６，Ｄ５及びＤ４は整数部を表し、Ｄ３，Ｄ２及びＤ１は分数部を表すと仮定する。７つのスライスが協働してサンプリングＤＡＣを形成する。Ｄ３，Ｄ２及びＤ１によって表される分数部は、スライスが整数値に設定される割合によって設定される。例えば、ディザーワードの整数部が２であって分数部が「１０１」又は５／７であれば、入力ワードのサンプリング時に、スライスのうちの２つは「２」に設定され、スライスのうちの５つは「３」に設定される。
したがって、Ｄ６〜Ｄ１のすべて、すなわち第１のディザー値を用いてサンプリングＤＡＣ２２０上にサンプリングされた値をディザー処理する。ただし、第１のディザー値の選択を用いて第２のディザー値を形成することができる。第２のディザー値を形成するように選択されなかったビットを用いて第３のディザー値を形成することができる。
図１９に示される実施例において、ビットＤ５，Ｄ４，Ｄ３，Ｄ２及びＤ１を用いてステージのＡＤＣ部２００をディザー処理するために用いられる第２のディザー値を形成する。したがって、ディザーは、１／７，２／７，３／７，４／７，５／７，又は６／７からなる分数部に、０か２かのいずれかである整数部が加算されたものを含む。
第３の値は第１の値の一部、すなわち、１か０かを表すＤ４と、４か０かを表すＤ６とを含む。したがって、本例において、第１のディザー値の値に依存する０，１，４，又は５の値は、サンプリング剰余ＤＡＣ２２０を設定するために用いられるＡＤＣ部２００のデジタル出力から減算される。
これは、何らかの剰余ディザーＤ５，Ｄ３，Ｄ２及びＤ１を残し、当該剰余ディザーは、アナログ剰余信号を形成すると、サンプリングＤＡＣ２２０の出力においてアナログディザーとしてあらわになる。これに対処するために、デジタル値Ｄ５，Ｄ３，Ｄ２及びＤ１は、後続のステージによって形成されるデジタル値から減算され得るように、後続のステージに渡される。
図２０に示すさらなる変形例において、第１のステージ内の第１のＡＤＣ部２００からのデジタルワード出力に適用されるディザー補正はなく、すなわち、加算器／減算器２２４は省略され、ディザー値のすべてが第２のＡＤＣ２４０を備える後続のステージに渡され、後続のステージは、サンプリングＤＡＣ２２０によって出力される剰余及びディザーを変換し、ディザーのデジタル値は、減算器２４１によって第２のＡＤＣ２４０の出力から除去される。変形例において、加算器２２２は、サンプリングＤＡＣがディザーをサンプリングせず、等価的に第１のディザーは、サンプリングＤＡＣ２２０がサンプリングするアナログ入力信号をディザー処理するようにサンプリングＤＡＣ２２０に供給されない。
ＡＤＣ１及びＡＤＣ２の出力（ディザーに対して補正された）は、ＡＤＣ１が変換結果の最上位ビットを表すワードを提供するように、かつＡＤＣ２が変換結果の最下位ビットを表すワードを出力するように、集められる。このことは、本明細書に開示された前述の例にも当てはまる。
本明細書の例は、パイプラインに物理的に構成された複数の物理的なステージの観点から説明された。速度はそれほど重要ではないが分解能が重んじられる場合には、先行する変換工程において同じ物理ステージによって形成される剰余値に対して機能するようにステージを再使用してもよい。したがって、ステージは物理的なパイプラインである以外に一時的である。
したがって、ＡＤＣ内でディザーを適用又は除去する向上した方法を提供することができる。各々が自身のディザーを適用されるスライスを用いて、ＡＤＣの出力を更に線形化し、さらに各スライス内のより小さいキャパシタを使用することによって雑音性能を犠牲にせずに速度の向上が得られるようにし得ることも可能である。
特許請求の範囲が単項従属形式で定義されているが、多項従属クレームを許容するそれらの法律のために、各クレームは、明らかに技術的に実施不能でない限り、同じタイプのいかなる先行請求項にも従属することができる。
本開示は、本明細書に記載の種々の方法を実行することができる装置を包含する。このような装置には、図面によって示され、本明細書に記載された回路が含まれ得る。種々の装置の部分には、本明細書に記載の機能を実行する電子回路が含まれ得る。この回路は、アナログ領域、デジタル領域又はミクストシグナル領域で動作し得る。場合によっては、装置の１つ以上の部分は、本明細書に記載の機能（例えば、制御に関する機能、タイミングに関する機能）を実行するように専用に構成されたプロセッサによって提供され得る。場合によってはプロセッサは、ＡＤＣを備えたオンチッププロセッサであり得る。プロセッサは、１つ以上のアプリケーション専用コンポーネントを含むことができ、又は本明細書に記載の機能を実行するように構成されたプログラム可能なロジックゲートを含むことができる。場合によっては、プロセッサは、１つ以上の非一時的コンピュータ媒体に格納された１つ以上の命令を実行することによって本明細書に記載の機能を実行するように構成され得る。
本明細書で概括したしように、仕様、ディメンジョン及び関係（例えば、プロセッサ、ロジック動作の数など）は、例及び教示の目的のみで提供されているに過ぎないことを注記しておくことも必要である。このような情報は、本開示の趣旨、又は添付した請求項（存在する場合）の範囲、又は本明細書に記載の例から逸脱せずに相当に変化し得る。本明細書は１つの非限定的な例に当てられたに過ぎず、したがって本明細書はそのようなものとして解釈されるべきである。以上の説明では、例としての実施形態は特定のプロセッサ及び／又はコンポーネント構成に言及して説明されている。添付した請求項（存在する場合）又は本明細書に記載の例の範囲から逸脱せずにこのような実施形態に種々の変形及び変更をなし得るしたがって、説明及び図面は限定的な意味ではなく、木であるとみなされるべきである。
なお、本明細書に提供される多数の例、相互作用は、２つ、３つ、４つ又はそれより多い電気的なコンポーネント又は部品の観点で説明され得る。ただし、これは、明確さ及び例のためのみになされている。本明細書が任意の好適な態様に集約され得ることを理解するべきである。同様の設計代替物に沿って、図面の示されたコンポーネント、モジュール、ブロック及び要素の任意のものは、様々な可能な構成に組み合わされてもよく、そのすべては明らかに本明細書の広い範囲内にある。特定の場合において、限られた数の電気的要素を参照することのみによって所与のセットのフローの機能の１つ以上を記載することはより容易であり得る。図面及びその教示の電気回路が、容易にスケーリング可能であり、多数のコンポーネント並びにより複雑な／洗練された配置及び構成を収容し得ることを理解するべきである。したがって、提供される例は、無数の他のアーキテクチャに潜在的に適用されるとして、電気回路の範囲を制限することも、広範な教示を禁止することもないものである。
なお、本明細書において、「一実施形態」、「例としての実施形態」、「実施形態」、「別の実施形態」「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、コンポーネント、ステップ、動作、特性など）は、このような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態で組み合わされてもよく、必ずしも組み合わされなくてもよいことを意味するように図られている。図面に示されたシステム／回路によって、又はそれらの内部で実行され得る本明細書に記載された機能が可能な機能の一部のみを説明することを注記することも重要である。これらの動作の一部を適切な場所で削除又は除去してもよく、本開示の範囲から逸脱せずにこれらの動作を相当に変形又は変更してもよい。さらに、これらの動作のタイミングを相当に変更してもよい。以上の動作フローは、例及び説明の目的で提示されている。好適な配置、順序、構成及びタイミングメカニズムが本開示の教示から逸脱せずに提供され得る点で、本明細書に記載の実施形態によって相当の柔軟性が提供される。多数の他の変更、置換、変形、代替及び変形は、当業者に分かり得るとともに、本開示はこのような変更、置換、変形、代替及び変形を、添付された請求項（存在する場合）又は本明細書に記載の例の範囲内にあるものとして、すべて包含するように図られている。なお、上述した装置の任意選択のすべての特徴は、本明細書に記載の方法又はプロセスに関して実施されてもよく、例内中の詳細を１つ以上の実施形態の任意の箇所で用いてもよい。
単一の実施例に複数の実施例が提示されているが、当該複数の実施例は、明らかに技術的に実施不能でない限り、同じタイプの１つ以上の他の実施例に組み込む（他の実施例を併せて、又は代わりに参照する）ことができると理解するとよい。
実施例１はアナログデジタル変換器の剰余形成ステージを動作させる方法であって、剰余形成ステージはアナログデジタル変換器及び少なくとも第１のサンプリングデジタルアナログ変換器を備え、剰余形成ステージのアナログデジタル変換器は最下位ビット値を有し、方法は、入力信号を受け取ることと、入力信号に第１のディザー値を加算して、第１のサンプリングデジタルアナログ変換器によってサンプリングされたディザー処理済入力信号を形成する一方、第１のディザー値は、ステージのアナログデジタル変換器に供給された入力信号に加算されないことと、ステージのアナログデジタル変換器を用いてデジタル符号を形成することと、第１のディザー値の少なくとも一部に関連するデジタル値によりデジタル符号を変更することによって、変更されたデジタル符号を形成することと、変更されたデジタル符号を第１のサンプリングデジタルアナログ変換器に提供することと、を含む。
実施例２では、実施例１の方法が、第１のディザー値は、第１のサンプリングデジタルアナログ変換器への入力信号の取得中に第１のサンプリングデジタルアナログ変換器のエレメントを非零符号状態に設定することによって、第１のサンプリングデジタルアナログ変換器内のサンプリングされた値と結合されることを更に含むことができる。
実施例３では、実施例１の方法が、第１のサンプリングデジタルアナログ変換器は複数のサンプリングデジタルアナログ変換器スライスを備え、第１のディザー値はサンプリングデジタルアナログ変換器スライスのうちの少なくとも１つに分配されることを更に含むことができる。
実施例４では、実施例１の方法が、第１のサンプリングデジタルアナログ変換器は複数のサンプリングデジタルアナログ変換器スライスを備え、少なくとも１つのさらなるディザー値が、サンプリングデジタルアナログ変換器スライスのうちの少なくとも２つによってそれぞれのディザー入力信号が形成されるように、入力信号と結合されることを更に含むことができる。
実施例５では、実施例１の方法が、第１のディザー値とは異なる第２のディザー値を形成することを更に含み、第２のディザー値を用いてアナログデジタル変換器によって変換された入力信号を変更することを更に含むことができる。
実施例６では、実施例５の方法が、第２のディザー値は第１のディザー値に少なくとも部分的に関連することを更に含むことができる。
実施例７では、実施例６の方法が、第２のディザー値は、ステージの１より小さい分数のディザー値の最下位ビットを含むことを更に含むことができる。
実施例８では、実施例７の方法が、第２のディザー値は、ステージの１である最下位ビットの乗算として表される整数のディザー部を更に含むことを更に含むことができる。
実施例９では、実施例５の方法が、第２のディザー値は、ステージのアナログデジタル変換器によって出力されるデジタル符号から除去されず、これによって第２のディザー値は、第１のサンプリングデジタルアナログ変換器によって形成された剰余に加算されたディザー値となることを更に含むことができる。
実施例１０では、実施例９の方法が、ステージに後続のアナログデジタル変換器が続き、後続のアナログデジタル変換器のデジタル出力は、デジタル出力から第２のディザー値に関連する値を除去するように変更されることを更に含むことができる。
実施例１１では、実施例１の方法が、ステージに剰余を処理する後続のアナログデジタル変換器が続き、後続のアナログデジタル変換器のデジタル出力は、デジタル出力から第１のディザー値の少なくとも一部に関連する値を除去するように変更されることを更に含むことができる。
実施例１２では、実施例５の方法が、ディザー値はｎビットを含み、第２のディザー値はｎビットのうちのｍビットを含み、デジタル値はｎビットのうちの残りを含むことを更に含むことができる。
実施例１３は、アナログデジタル変換器の第１のステージ及び第２のステージを動作させる方法であって、第１のステージは第２のステージによってデジタル化された剰余を形成し、第１のステージは第１のステージアナログデジタル変換器及び少なくとも１つのサンプリングデジタルアナログ変換器を備え、方法は、ディザー値を受け取ることと、ディザー値を第１のステージアナログデジタル変換器に適用することと、サンプリングデジタルアナログ変換器がアナログの剰余値を出力するように、デジタル符号を、直接に、又は変更された形式で、少なくとも１つのサンプリングデジタルアナログ変換器に適用することと、アナログの剰余値を第２のステージに渡すことと、アナログの剰余値をデジタルの結果に変換することと、ディザー値に合わせてデジタルの結果を補正することと、を含む。
実施例１４では、実施例１３の方法が、ディザー値は、少なくとも１つのサンプリングデジタルアナログ変換器によってサンプリングされた入力信号に適用されることを更に含むことができる。
実施例１５は、ＡＤＣのステージであって、ステージＡＤＣと、ＤＡＣと、第１のディザーを発生するディザー発生器とを備え、ステージＡＤＣは、入力信号を受け取るように、かつアナログ入力信号を表すデジタル変換値を形成するように構成されており、ＤＡＣはアナログ入力信号と第１のディザーとの結合をサンプリングするように構成されており、ＤＡＣは、第１のディザーの値が減算されたデジタル変換値を受け取るように、かつデジタル変換値とアナログ入力信号との差を表すアナログの剰余を形成するように更に構成されている。
実施例１６では、実施例１５のステージが、ステージＡＤＣに第１のディザーの全体は供給されないことを更に含むことができる。
実施例１７では、実施例１５のステージが、ＤＡＣは、少なくとも１つのスイッチトキャパシタサンプリングＤＡＣスライスを備え、ディザーは、サンプリングフェーズ中に第１のディザー値に従って少なくとも１つのスイッチトキャパシタサンプリングＤＡＣスライス内のスイッチ状態を変更することにより、少なくとも１つのスライスに適用され、これによって第１のディザーをサンプリングされた入力信号に加算することを更に含むことができる。
実施例１８は、次ステージと組み合わされる請求項１５に記載のＡＤＣのステージを備えるパイプライン方式アナログデジタル変換器であって、ディザー発生器はＡＤＣのステージの最下位ビットの分数の値を含む第２のディザーを発生するように更に動作可能であり、第２のディザーはＡＤＣのステージによって変換される入力信号を変更するために用いられ、次ステージは剰余又は剰余の増幅されたバージョンを表す第２のステージデジタル変換値を形成するように構成されており、第２のディザー値は減算器に提供されて第２のステージデジタル変換値から第２のディザー値を除去する。
実施例１９は、パイプライン方式ＡＤＣを動作させる方法であって、ＡＤＣの第Ｎのステージによって形成された剰余にディザーを適用して、ディザーがＡＤＣの第Ｎ＋１のステージへの入力信号を変更するようにし、この場合にＮは０より大きい整数の数字であり、ディザーのデジタル値はＡＤＣの第Ｎ＋１のステージに渡されて第Ｎ＋１のステージの出力結果からディザーの値を除去することができるようにすることを含む。
実施例２０は、デジタルアナログ変換器であって、パイプラインに構成された第１のステージ及び第２のステージを備え、第１のステージは剰余を形成し、剰余にディザー値を加算することによって第２のステージにディザーを導入する。
４０ 擬似乱数発生器
４４ 減算器
２１２ 比較器
２２２ 加算器
２２４ 加算器
２３０ 剰余増幅器
２４０ アナログデジタル変換器
２４１ 減算器
２７２ キャパシタ
２７４ トランジスタ
２７６ トランジスタ
２７８ トランジスタ
２７９ スイッチコントローラ
２８０ 抵抗器
２８２ ブートストラップ回路
３００ 加算器
３０２ 加算器
３２２ 共有導体
３３０ 終端キャパシタ
４００ ディザー発生器

Claims (11)

  1. アナログデジタル変換器の剰余形成ステージを動作させる方法であって、前記剰余形成ステージはアナログデジタル変換器及び第１のサンプリングデジタルアナログ変換器を備え、前記剰余形成ステージの前記アナログデジタル変換器は最下位ビット値を有し、前記方法は、
    入力信号を受け取ることと、
    前記入力信号に第１のディザー値を加算して、前記第１のサンプリングデジタルアナログ変換器によってサンプリングされたディザー処理済入力信号を形成する一方、前記第１のディザー値は、前記剰余形成ステージの前記アナログデジタル変換器に供給された前記入力信号に加算されないことと、
    前記剰余形成ステージの前記アナログデジタル変換器を用いてデジタル符号を形成することと、
    前記第１のディザー値の少なくとも一部に関連するデジタル値により前記デジタル符号を変更することによって、変更されたデジタル符号を形成することと、
    前記変更されたデジタル符号を前記第１のサンプリングデジタルアナログ変換器に提供することと、を含み、
    前記第１のサンプリングデジタルアナログ変換器は複数のサンプリングデジタルアナログ変換器スライスを備える、方法。
  2. 前記第１のディザー値は、前記第１のサンプリングデジタルアナログ変換器への前記入力信号の取得中に前記第１のサンプリングデジタルアナログ変換器のエレメントを非零符号状態に設定することによって、前記第１のサンプリングデジタルアナログ変換器内のサンプリングされた値と結合される、請求項１に記載の方法。
  3. 前記第１のディザー値は前記サンプリングデジタルアナログ変換器スライスのうちの少なくとも１つに分配される、請求項１に記載の方法。
  4. 前記第１のディザー値とは異なる第２のディザー値を形成することを更に含み、前記第２のディザー値を用いて前記アナログデジタル変換器によって変換された前記入力信号を変更する、請求項１に記載の方法。
  5. 前記第２のディザー値は前記第１のディザー値に少なくとも部分的に関連する、請求項４に記載の方法。
  6. 前記第２のディザー値は、前記剰余形成ステージの１より小さい分数のディザー値の最下位ビットを含む、請求項５に記載の方法。
  7. 前記第２のディザー値は、前記剰余形成ステージの１である最下位ビットの乗算として表される整数のディザー部を更に含む、請求項６に記載の方法。
  8. 前記第２のディザー値は、前記剰余形成ステージの前記アナログデジタル変換器によって出力されるデジタル符号から除去されず、これによって前記第２のディザー値は、前記第１のサンプリングデジタルアナログ変換器によって形成された前記剰余に加算されたディザー値となる、請求項４に記載の方法。
  9. 前記剰余形成ステージに後続のアナログデジタル変換器が続き、前記後続のアナログデジタル変換器のデジタル出力は、前記デジタル出力から前記第２のディザー値に関連する値を除去するように変更される、請求項８に記載の方法。
  10. 前記剰余形成ステージに前記剰余を処理する後続のアナログデジタル変換器が続き、前記後続のアナログデジタル変換器のデジタル出力は、前記デジタル出力から前記第１のディザー値の少なくとも一部に関連する値を除去するように変更される、請求項１に記載の方法。
  11. 前記第１のディザー値はｎビットを含み、前記第２のディザー値は前記ｎビットのうちのｍビットを含み、前記デジタル値は前記ｎビットのうちの残りを含む、請求項４に記載の方法。
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