JP2019161649A - ディザーを適用する方法及びその方法に従って動作するアナログデジタル変換器 - Google Patents
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Abstract
Description
本出願は、「ANALOG TO DIGITAL CONVERTER STAGE」と題する米国特許出願第US15/916,009号の優先権を主張し、参照によってその全体が本明細書に組み込まれる。
本開示の第1の態様によれば、アナログデジタル変換器の剰余形成ステージを動作させる方法が提供される。剰余形成ステージはアナログデジタル変換器においてしばしば見られる。本開示の剰余形成ステージは、アナログデジタル変換器と少なくとも第1のサンプリングデジタルアナログ変換器(digital to analog converter,DAC)とを備える。剰余形成ステージのアナログデジタル変換器は、ステージの分解能の限界を表す最下位ビット値を有する。本方法は、変換される入力信号を受け取ることと、入力信号に第1のディザー値を加算して、少なくとも第1のサンプリングデジタルアナログ変換器によってサンプリングされるディザー処理済み入力信号を形成することとを含む。ただし、第1のディザー値は、ステージのアナログデジタル変換器に提供される入力信号には加算されない。代わりに、異なるディザー値、すなわち第2のディザー値が、アナログデジタル変換器に提供される信号に適用され得る。本方法は、ステージのアナログデジタル変換器を用いて入力信号表すデジタル符号を形成することと、第1のディザーの少なくとも一部を除去することとを含む。第1のディザーの少なくとも一部の除去は、(a)第1のディザー値の少なくとも一部を表すデジタル値によって、または当該少なくとも一部に基づいてデジタル符号を変更して変更されたデジタル符号を形成し、変更されたデジタル符号を少なくとも1つのサンプリングデジタルアナログ変換器に提供すること、及び/又は(b)サンプリングデジタルアナログ変換器から剰余を受け取る後続のアナログデジタル変換器ステージにティザーの少なくとも一部を渡すことであって、ティザーが後続のアナログデジタル変換器ステージのデジタル出力結果から減算される、渡すことによって、実行され得る。
協働するDAC又はさらなるDACを用いて、サンプリングされた値にディザー信号を適用し得る。
なお、本明細書において、「一実施形態」、「例としての実施形態」、「実施形態」、「別の実施形態」「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替実施形態」などに含まれる様々な特徴(例えば、要素、構造、モジュール、コンポーネント、ステップ、動作、特性など)は、このような特徴が本開示の1つ以上の実施形態に含まれるが、同じ実施形態で組み合わされてもよく、必ずしも組み合わされなくてもよいことを意味するように図られている。図面に示されたシステム/回路によって、又はそれらの内部で実行され得る本明細書に記載された機能が可能な機能の一部のみを説明することを注記することも重要である。これらの動作の一部を適切な場所で削除又は除去してもよく、本開示の範囲から逸脱せずにこれらの動作を相当に変形又は変更してもよい。さらに、これらの動作のタイミングを相当に変更してもよい。以上の動作フローは、例及び説明の目的で提示されている。好適な配置、順序、構成及びタイミングメカニズムが本開示の教示から逸脱せずに提供され得る点で、本明細書に記載の実施形態によって相当の柔軟性が提供される。多数の他の変更、置換、変形、代替及び変形は、当業者に分かり得るとともに、本開示はこのような変更、置換、変形、代替及び変形を、添付された請求項(存在する場合)又は本明細書に記載の例の範囲内にあるものとして、すべて包含するように図られている。なお、上述した装置の任意選択のすべての特徴は、本明細書に記載の方法又はプロセスに関して実施されてもよく、例内中の詳細を1つ以上の実施形態の任意の箇所で用いてもよい。
44 減算器
212 比較器
222 加算器
224 加算器
230 剰余増幅器
240 アナログデジタル変換器
241 減算器
272 キャパシタ
274 トランジスタ
276 トランジスタ
278 トランジスタ
279 スイッチコントローラ
280 抵抗器
282 ブートストラップ回路
300 加算器
302 加算器
322 共有導体
330 終端キャパシタ
400 ディザー発生器
Claims (20)
- アナログデジタル変換器の剰余形成ステージを動作させる方法であって、前記剰余形成ステージはアナログデジタル変換器及び第1のサンプリングデジタルアナログ変換器を備え、前記剰余形成ステージの前記アナログデジタル変換器は最下位ビット値を有し、前記方法は、
入力信号を受け取ることと、
前記入力信号に第1のディザー値を加算して、前記第1のサンプリングデジタルアナログ変換器によってサンプリングされたディザー処理済入力信号を形成する一方、前記第1のディザー値は、前記剰余形成ステージの前記アナログデジタル変換器に供給された前記入力信号に加算されないことと、
前記剰余形成ステージの前記アナログデジタル変換器を用いてデジタル符号を形成することと、
前記第1のディザー値の少なくとも一部に関連するデジタル値により前記デジタル符号を変更することによって、変更されたデジタル符号を形成することと、
前記変更されたデジタル符号を前記第1のサンプリングデジタルアナログ変換器に提供することと、を含む、方法。 - 前記第1のディザー値は、前記第1のサンプリングデジタルアナログ変換器への前記入力信号の取得中に前記第1のサンプリングデジタルアナログ変換器のエレメントを非零符号状態に設定することによって、前記第1のサンプリングデジタルアナログ変換器内のサンプリングされた値と結合される、請求項1に記載の方法。
- 前記第1のサンプリングデジタルアナログ変換器は複数のサンプリングデジタルアナログ変換器スライスを備え、前記第1のディザー値は前記サンプリングデジタルアナログ変換器スライスのうちの少なくとも1つに分配される、請求項1に記載の方法。
- 前記第1のサンプリングデジタルアナログ変換器は複数のサンプリングデジタルアナログ変換器スライスを備え、少なくとも1つのさらなるディザー値が、前記サンプリングデジタルアナログ変換器スライスのうちの少なくとも2つによってそれぞれのディザー入力信号が形成されるように、前記入力信号と結合される、請求項1に記載の方法。
- 前記第1のディザー値とは異なる第2のディザー値を形成することを更に含み、前記第2のディザー値を用いて前記アナログデジタル変換器によって変換された前記入力信号を変更する、請求項1に記載の方法。
- 前記第2のディザー値は前記第1のディザー値に少なくとも部分的に関連する、請求項5に記載の方法。
- 前記第2のディザー値は、前記剰余形成ステージの1より小さい分数のディザー値の最下位ビットを含む、請求項6に記載の方法。
- 前記第2のディザー値は、前記剰余形成ステージの1である最下位ビットの乗算として表される整数のディザー部を更に含む、請求項7に記載の方法。
- 前記第2のディザー値は、前記剰余形成ステージの前記アナログデジタル変換器によって出力されるデジタル符号から除去されず、これによって前記第2のディザー値は、前記第1のサンプリングデジタルアナログ変換器によって形成された前記剰余に加算されたディザー値となる、請求項5に記載の方法。
- 前記剰余形成ステージに後続のアナログデジタル変換器が続き、前記後続のアナログデジタル変換器のデジタル出力は、前記デジタル出力から前記第2のディザー値に関連する値を除去するように変更される、請求項9に記載の方法。
- 前記剰余形成ステージに前記剰余を処理する後続のアナログデジタル変換器が続き、前記後続のアナログデジタル変換器のデジタル出力は、前記デジタル出力から前記第1のディザー値の少なくとも一部に関連する値を除去するように変更される、請求項1に記載の方法。
- 前記第1のディザー値はnビットを含み、前記第2のディザー値は前記nビットのうちのmビットを含み、前記デジタル値は前記nビットのうちの残りを含む、請求項5に記載の方法。
- アナログデジタル変換器の第1のステージ及び第2のステージを動作させる方法であって、前記第1のステージは前記第2のステージによってデジタル化された剰余を形成し、前記第1のステージは第1のステージアナログデジタル変換器及び少なくとも1つのサンプリングデジタルアナログ変換器を備え、前記方法は、
ディザー値を受け取ることと、
前記ディザー値を前記第1のステージアナログデジタル変換器に適用することと、
前記第1のステージアナログデジタル変換器を用いてデジタル符号を形成することと、
前記サンプリングデジタルアナログ変換器がアナログの剰余値を出力するように、前記デジタル符号を、直接に、又は変更された形式で、前記少なくとも1つのサンプリングデジタルアナログ変換器に適用することと、
前記アナログの剰余値を前記第2のステージに渡すことと、を含む、方法。 - 前記アナログの剰余値をデジタルの結果に変換することと、
前記ディザー値に合わせて前記デジタルの結果を補正することと、を更に含む、請求項13に記載の方法。 - 前記ディザー値は、前記少なくとも1つのサンプリングデジタルアナログ変換器によってサンプリングされた入力信号に適用される、請求項13に記載の方法。
- アナログデジタル変換器(ADC)であって、
ステージADCと、
デジタルアナログ変換器(DAC)と、
第1のディザーを発生するディザー発生器と、を備え、
前記ステージADCは、アナログ入力信号を受け取って前記アナログ入力信号を表すデジタル変換値を形成するように構成されており、
前記DACは、前記アナログ入力信号と前記第1のディザーとの結合をサンプリングするように構成されており、
前記DACは、前記第1のディザーの値が減算されたデジタル変換値を受け取って前記デジタル変換値と前記アナログ入力信号との差を表すアナログの剰余を形成するように更に構成されている、ADC。 - 前記ステージADCに前記第1のディザーの全体は供給されない、請求項16に記載のADC。
- 次ステージを更に含み、
前記ディザー発生器は、前記ステージADCの最下位ビットの分数値を含む第2のディザーを形成するように更に動作可能であり、
前記第2のディザーを用いて、前記ステージADCによって変換される前記アナログ入力信号を変更する、請求項16に記載のADC。 - 前記次ステージは、前記アナログの剰余又は前記アナログの剰余の増幅されたバージョンを表す、第2のステージデジタル変換値を形成するように構成されており、
前記第2のディザーの値は、前記第2のステージデジタル変換値から前記第2のディザーの前記値を除去する減算器に供給される、請求項18に記載のADC。 - 前記DACは、少なくとも1つのスイッチトキャパシタサンプリングDACスライスを備え、
前記第1のディザーの前記値は、サンプリングフェーズ中に前記第1のディザーの前記値に従って前記少なくとも1つのスイッチトキャパシタサンプリングDACスライス内のスイッチ状態を変更することにより、前記少なくとも1つのスイッチトキャパシタDACスライスに適用され、これによって前記第1のディザーの前記値を前記少なくとも1つのスイッチトキャパシタサンプリングDACスライス内のサンプリングされた入力信号に加算する、請求項16に記載のADC。
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