JPS6198022A - 遂次比較方式アナログデイジタル変換装置 - Google Patents
遂次比較方式アナログデイジタル変換装置Info
- Publication number
- JPS6198022A JPS6198022A JP21958484A JP21958484A JPS6198022A JP S6198022 A JPS6198022 A JP S6198022A JP 21958484 A JP21958484 A JP 21958484A JP 21958484 A JP21958484 A JP 21958484A JP S6198022 A JPS6198022 A JP S6198022A
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- JP
- Japan
- Prior art keywords
- comparison
- time
- msb
- clock pulses
- lsb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号を扱う機器のうち、アナログ信
号をディンタル信号に変換する必要のある装置の内、逐
次比較方式のアナログディンタル変換装置ｆこ関するも
のである。
号をディンタル信号に変換する必要のある装置の内、逐
次比較方式のアナログディンタル変換装置ｆこ関するも
のである。
従来例の構成とその問題点
最近音響機器分野においてディンタル信号を使用した製
品が多くなって来ている。上記のような、いわゆるディ
ジタル８響機器では、アナログ出力号をディジタル信号
へ変換する事が必要不可欠である。
品が多くなって来ている。上記のような、いわゆるディ
ジタル８響機器では、アナログ出力号をディジタル信号
へ変換する事が必要不可欠である。
＠１図はアナログ信号をディジタル信号へ変換する方式
の内、逐次比較方式と呼ばれるアナログディジタル変換
装置のブロック図及び第２図はそのタイミング波形図で
ある。
の内、逐次比較方式と呼ばれるアナログディジタル変換
装置のブロック図及び第２図はそのタイミング波形図で
ある。
第１図、第２図（こおいて、アナログ入力電圧ｎがコン
パレーター１の端子１＆≦こ加えられ同時にクロックコ
がシフトレジスター４の端子４ｂに加えられるとシフト
レジスター４が動作を開始し、ラッチ回路３を経てテイ
ジタルアナログコンバーター（以下ＤＡＣと呼ぶ）２の
最上位桁（以下ＭＳＢと呼ぶ）の端子ｆにＨレベルが加
えられＤＡＣ２の出力端子ＣにＭＳＢに相当するアナロ
グ出力ｍが発生する。アナログ出力ｍはコンパレーター
１の端子１ａに加えられているアナログ入力電圧ｎと比
較され、その結果アナログ入力電圧ｎの方が大きければ
コンパレーター１の出力ｄはＨレベルとなりランチ回路
３の働きによりシフトレジスター４１こクロノクコの次
のパルスが加えられると同時にＨレベルに保持される。
パレーター１の端子１＆≦こ加えられ同時にクロックコ
がシフトレジスター４の端子４ｂに加えられるとシフト
レジスター４が動作を開始し、ラッチ回路３を経てテイ
ジタルアナログコンバーター（以下ＤＡＣと呼ぶ）２の
最上位桁（以下ＭＳＢと呼ぶ）の端子ｆにＨレベルが加
えられＤＡＣ２の出力端子ＣにＭＳＢに相当するアナロ
グ出力ｍが発生する。アナログ出力ｍはコンパレーター
１の端子１ａに加えられているアナログ入力電圧ｎと比
較され、その結果アナログ入力電圧ｎの方が大きければ
コンパレーター１の出力ｄはＨレベルとなりランチ回路
３の働きによりシフトレジスター４１こクロノクコの次
のパルスが加えられると同時にＨレベルに保持される。
ＤＡＣ２のアナログ出力ｍの方が大きければコンパレー
ター１の出力ｄはＬレベルとなりラッチ回路３は動作せ
ずＤＡＣ２の端子ｆはノットレジスター４にクロックコ
の次のパルスが加えられるとＬレベルとなる。
ター１の出力ｄはＬレベルとなりラッチ回路３は動作せ
ずＤＡＣ２の端子ｆはノットレジスター４にクロックコ
の次のパルスが加えられるとＬレベルとなる。
ＭＳＢの比較結果が決まると同時にシフトレジスター４
よりラッチ回路３を経てＭＳＨの次の桁（以下２３Ｂと
呼ぶ）であるＤＡＣ２の端子ｇにＨＬ／ベルが加えられ
ＤＡＣ２の端子Ｃに２３Ｈに相当するアナログ出力が発
生するがＭＳＢの比較結果がＨレベルの場合はＭＳＢプ
ラス２ＳＢに相当するアナログ出力が、又ＭＳＢの比較
結果がＬレベルの場合は２８Ｂのみに相当するアナログ
出力が発生しコンパレーター１により、アナログ入力電
圧と比較される。以下ＭＳＢの場合と同しように動作が
くりかえされ最下位桁（以下ＬＳＢと呼ふ）まで順次比
較されＬＳＢの比較が終った時のデイノタル出力ｅの値
ｐがアナログ入力電圧ｎに相当するディジタルの値とな
る。
よりラッチ回路３を経てＭＳＨの次の桁（以下２３Ｂと
呼ぶ）であるＤＡＣ２の端子ｇにＨＬ／ベルが加えられ
ＤＡＣ２の端子Ｃに２３Ｈに相当するアナログ出力が発
生するがＭＳＢの比較結果がＨレベルの場合はＭＳＢプ
ラス２ＳＢに相当するアナログ出力が、又ＭＳＢの比較
結果がＬレベルの場合は２８Ｂのみに相当するアナログ
出力が発生しコンパレーター１により、アナログ入力電
圧と比較される。以下ＭＳＢの場合と同しように動作が
くりかえされ最下位桁（以下ＬＳＢと呼ふ）まで順次比
較されＬＳＢの比較が終った時のデイノタル出力ｅの値
ｐがアナログ入力電圧ｎに相当するディジタルの値とな
る。
ＤＡＣ２の端子Ｃの出力は第２図のＱに示す通り階段状
となり順次各桁の比較が進むにつれてアナログ入力電圧
ｎに近すいてゆく。ＤＡＣ２のＭＳＢの端子ｆ１こＨレ
ベルが加えられて実際に端子Ｃよりのアナログ出力がＭ
ＳＢに相当するレベルに達するのにｌ＋の時間が必要と
なる。以下２ＳＢからＬＳＢまでそれぞれ７？２ ＋
ｅ３−／４ 、の時間が必撃である。これは主としてＤ
ＡＣ２内に使用されているオペアンプのスルーレイト１
こよる時間おくれが原因である。
となり順次各桁の比較が進むにつれてアナログ入力電圧
ｎに近すいてゆく。ＤＡＣ２のＭＳＢの端子ｆ１こＨレ
ベルが加えられて実際に端子Ｃよりのアナログ出力がＭ
ＳＢに相当するレベルに達するのにｌ＋の時間が必要と
なる。以下２ＳＢからＬＳＢまでそれぞれ７？２ ＋
ｅ３−／４ 、の時間が必撃である。これは主としてＤ
ＡＣ２内に使用されているオペアンプのスルーレイト１
こよる時間おくれが原因である。
しかしながら、上記従来の構成では以下に示すような問
題点を有していた。
題点を有していた。
すなわち、アナログディジタル変換器（以下ＡＤＣと呼
ぶ）の場合限られた短い時間内にＭＳＢからＬＳＢまで
の比較を終了する必要がありで１〜１４の時間は、より
短い方が尚速かっ高精度の変換が可能となる。しかしｅ
１〜ｅ１の立上り時間（以下セトリングタイムと呼ふ）
はさける事のできない・四素でありＡＤＯの変換時間が
早くなるほと全体の変換時間に占める割合が大きくなっ
てくる。さらにＭＳＢ側の方がＬＳＢ側よりもより多く
のセトリングタイムを必要とするにもかかわらす従来の
逐次比較型ＡＤＣてはＭＳＢからＬＳＢまで等間隔の比
較時間を使用していた。この結果ＭＳＢ側のセｌ−ＩＪ
ソングイムの影響によりＡＤＯの変換スピード及び精度
が決定されてしまうという問題点を有していた。
ぶ）の場合限られた短い時間内にＭＳＢからＬＳＢまで
の比較を終了する必要がありで１〜１４の時間は、より
短い方が尚速かっ高精度の変換が可能となる。しかしｅ
１〜ｅ１の立上り時間（以下セトリングタイムと呼ふ）
はさける事のできない・四素でありＡＤＯの変換時間が
早くなるほと全体の変換時間に占める割合が大きくなっ
てくる。さらにＭＳＢ側の方がＬＳＢ側よりもより多く
のセトリングタイムを必要とするにもかかわらす従来の
逐次比較型ＡＤＣてはＭＳＢからＬＳＢまで等間隔の比
較時間を使用していた。この結果ＭＳＢ側のセｌ−ＩＪ
ソングイムの影響によりＡＤＯの変換スピード及び精度
が決定されてしまうという問題点を有していた。
発明の目的
本発明は上記従来の欠点に鑑みなされたもので、従来と
同じ変換時間においてより精度の高い人ＤＯもしくは従
来と同じ精度においてより変換時間の早いＡＤＯをＡＤ
Ｃの構成を変えることなく得ることのできる逐次比較方
式ＡＤＣを提供するものである。
同じ変換時間においてより精度の高い人ＤＯもしくは従
来と同じ精度においてより変換時間の早いＡＤＯをＡＤ
Ｃの構成を変えることなく得ることのできる逐次比較方
式ＡＤＣを提供するものである。
発明の構成
本発明の逐次比較方式ＡＤＣは、ＡＤＯと駆動用クロッ
クパルスの内、ＭＳＢからＬＳＢまで順次比較するため
のクロックパルス（以下ビットクロックと呼ぶ）をＭＳ
ＢからＬＳＨにつれて順次短くする事によりセトリング
タイム（こ応した最少限の比較時間で変換できるよう（
こしたものである。
クパルスの内、ＭＳＢからＬＳＢまで順次比較するため
のクロックパルス（以下ビットクロックと呼ぶ）をＭＳ
ＢからＬＳＨにつれて順次短くする事によりセトリング
タイム（こ応した最少限の比較時間で変換できるよう（
こしたものである。
実施例の説明
以Ｆ本発明の実施例（こついて図面を参照しながら説明
する。第３図は本発明の一実施例を示すタイミング波形
図である。
する。第３図は本発明の一実施例を示すタイミング波形
図である。
尚、本実施例の逐次比較方式アナログディ／タル変換装
置（以下ＡＤＣという）の構成及び主な動作は第１図に
示す従来例と同じて、異なるところはピットクロックパ
ルス（以下クロックコａという）である。第３図のクロ
ノクコａはノットレジスタ４の端子４ｂ（こ加えられる
ものて、ＭＳＢ比較時には、長いセトリングタイム１１
を必要とするため比較時間を長くしアナログ出力Ｑ
の値が安定した時点で比較できるようにしセトリングタ
イムの短いＬＳＢ比較時には７？４のセトリングタイム
てもアナログ出力Ｑは十分安定しつるので従来の比較時
間より短い時間で比較を終えるよう（こしセトリングタ
イムを除いた比較時間をＭＳＢからＬＳＢまで同じ比較
時間としている。
置（以下ＡＤＣという）の構成及び主な動作は第１図に
示す従来例と同じて、異なるところはピットクロックパ
ルス（以下クロックコａという）である。第３図のクロ
ノクコａはノットレジスタ４の端子４ｂ（こ加えられる
ものて、ＭＳＢ比較時には、長いセトリングタイム１１
を必要とするため比較時間を長くしアナログ出力Ｑ
の値が安定した時点で比較できるようにしセトリングタ
イムの短いＬＳＢ比較時には７？４のセトリングタイム
てもアナログ出力Ｑは十分安定しつるので従来の比較時
間より短い時間で比較を終えるよう（こしセトリングタ
イムを除いた比較時間をＭＳＢからＬＳＢまで同じ比較
時間としている。
以上のよう番こ木実施例（こよれは、従来の等間かくの
タイミングパルスてはＭＳＢのセトリングタイムプラス
比較時間×ビット数で全体の比較時間が決まってしまっ
ていたものを、ＭＳＢを除く下位ビットの実際のセトリ
ングタイムがＭＳＢのセトリングタイムより短い事を利
用し、ＭＳＢより順次下位にゆくζこつれて比較時間を
短くし、人ＤＯとしての比較時間を短くする事が可能と
なった。
タイミングパルスてはＭＳＢのセトリングタイムプラス
比較時間×ビット数で全体の比較時間が決まってしまっ
ていたものを、ＭＳＢを除く下位ビットの実際のセトリ
ングタイムがＭＳＢのセトリングタイムより短い事を利
用し、ＭＳＢより順次下位にゆくζこつれて比較時間を
短くし、人ＤＯとしての比較時間を短くする事が可能と
なった。
又それぞれのビットｌこ応したセトリングタイムを確保
てきるため従来と同じ比較時間であれば、より比較精度
の高い人ＤＣｉを得ることができるようになった。クロ
ノクコ乙のタイミングパルスの作り方の例としてはあら
かじめ書き込み可能な読出し専用メモリにクロノクコ乙
のタイミングを書き込みこの書き込まれた番地を随時読
出すこと１こより簡易番こ得ることができる。
てきるため従来と同じ比較時間であれば、より比較精度
の高い人ＤＣｉを得ることができるようになった。クロ
ノクコ乙のタイミングパルスの作り方の例としてはあら
かじめ書き込み可能な読出し専用メモリにクロノクコ乙
のタイミングを書き込みこの書き込まれた番地を随時読
出すこと１こより簡易番こ得ることができる。
発明の効果
本発明の逐次比較方式Ａ ｎ Ｃ１８，Ｍ Ｓ Ｂから
ＬＳＢまで比較するためのタイミングパルスのパルス幅
（こ変化を持たせ、ＭＳＢからＬＳＢまでのビア１−ク
ロックパルス！ｉ＋ｉ ５：順次狭くしたことにより、
従来の人ＤＣの構成を変えることｆｉ＜より速い変換時
間、もしくはより精度の高い変換のできる逐次比較方式
ＡＤＯを提供することができ、その効果は犬なるものが
ある。
ＬＳＢまで比較するためのタイミングパルスのパルス幅
（こ変化を持たせ、ＭＳＢからＬＳＢまでのビア１−ク
ロックパルス！ｉ＋ｉ ５：順次狭くしたことにより、
従来の人ＤＣの構成を変えることｆｉ＜より速い変換時
間、もしくはより精度の高い変換のできる逐次比較方式
ＡＤＯを提供することができ、その効果は犬なるものが
ある。
第１図は従来の逐次比較方式人ＤＣの１１′４成図、第
２図は同タイミング波形図、第３図は本発明の一実施例
における逐次比・咬方式人ＤＣのタイミング波形図であ
る。 １ ・コンパレーター、２ ＤＡＣ，３ラツチ、
４・・シフトレジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 箪２図 時開 − 第３図 ５８閉−
２図は同タイミング波形図、第３図は本発明の一実施例
における逐次比・咬方式人ＤＣのタイミング波形図であ
る。 １ ・コンパレーター、２ ＤＡＣ，３ラツチ、
４・・シフトレジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 箪２図 時開 − 第３図 ５８閉−
Claims (1)
- 逐次比較方式アナログディジタル変換器と上記変換器を
駆動するためのクロックパルスの内、最上位桁より順次
最下位桁まで各桁を比較してゆくためのビットクロック
パルスの幅を上位桁から、下位桁につれて順次狭くした
タイミングパルスを持つことを特徴とする逐次比較方式
アナログディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21958484A JPS6198022A (ja) | 1984-10-19 | 1984-10-19 | 遂次比較方式アナログデイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21958484A JPS6198022A (ja) | 1984-10-19 | 1984-10-19 | 遂次比較方式アナログデイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198022A true JPS6198022A (ja) | 1986-05-16 |
Family
ID=16737817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21958484A Pending JPS6198022A (ja) | 1984-10-19 | 1984-10-19 | 遂次比較方式アナログデイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198022A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271617A (ja) * | 1991-02-27 | 1992-09-28 | Nec Ic Microcomput Syst Ltd | Ａｄ変換回路 |
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| WO2022102035A1 (ja) * | 2020-11-12 | 2022-05-19 | サンケン電気株式会社 | アナログデジタル変換回路 |
-
1984
- 1984-10-19 JP JP21958484A patent/JPS6198022A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271617A (ja) * | 1991-02-27 | 1992-09-28 | Nec Ic Microcomput Syst Ltd | Ａｄ変換回路 |
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| WO2022102035A1 (ja) * | 2020-11-12 | 2022-05-19 | サンケン電気株式会社 | アナログデジタル変換回路 |
| US11757460B2 (en) | 2020-11-12 | 2023-09-12 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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