JPH04271617A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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- JPH04271617A JPH04271617A JP5798891A JP5798891A JPH04271617A JP H04271617 A JPH04271617 A JP H04271617A JP 5798891 A JP5798891 A JP 5798891A JP 5798891 A JP5798891 A JP 5798891A JP H04271617 A JPH04271617 A JP H04271617A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 96
- 239000003990 capacitor Substances 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 8
- 101001057156 Homo sapiens Melanoma-associated antigen C2 Proteins 0.000 description 5
- 102100027252 Melanoma-associated antigen C2 Human genes 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアナログ入力信号をディ
ジタル信号に変換して出力する逐次比較方式のＡＤ変換
回路に関する。
ジタル信号に変換して出力する逐次比較方式のＡＤ変換
回路に関する。
【０００２】
【従来の技術】図３は従来の逐次比較方式のＡＤ変換回
路を示す回路図である。アナログ入力端子１に入力され
たアナログ入力信号は、アナログスイッチ２を介して、
コンデンサ５、インバータ６及びアナログスイッチ３か
らなる比較回路に与えられる。この比較回路においては
、インバータ６及びスイッチ３が並列接続されている。 アナログスイッチ２，３は、いずれも反転変換開始信号
ＣＯＮＶＢ により開閉動作するようになっている。
路を示す回路図である。アナログ入力端子１に入力され
たアナログ入力信号は、アナログスイッチ２を介して、
コンデンサ５、インバータ６及びアナログスイッチ３か
らなる比較回路に与えられる。この比較回路においては
、インバータ６及びスイッチ３が並列接続されている。 アナログスイッチ２，３は、いずれも反転変換開始信号
ＣＯＮＶＢ により開閉動作するようになっている。
【０００３】このコンデンサ５、スイッチ３及びインバ
ータ６からなる比較回路には、アナログスイッチ４を介
して、ＤＡ変換回路７の出力も与えられるようになって
いる。このＤＡ変換回路７には、電源８から比較用電圧
Ｖｒｅｆ が与えられる。なお、アナログスイッチ４は
変換開始信号ＣＯＮＶにより開閉動作するようになって
いる。
ータ６からなる比較回路には、アナログスイッチ４を介
して、ＤＡ変換回路７の出力も与えられるようになって
いる。このＤＡ変換回路７には、電源８から比較用電圧
Ｖｒｅｆ が与えられる。なお、アナログスイッチ４は
変換開始信号ＣＯＮＶにより開閉動作するようになって
いる。
【０００４】レジスタ９は、例えば４ビットＡＤ変換回
路の場合は４個のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄにより構成されている。前記比較回路の出力は
このレジスタ９のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄの各データ入力端子Ｄ０ ，Ｄ１ ，Ｄ２ ，
Ｄ３ に与えられる。また、フリップフロップ回路９ａ
，９ｂ，９ｃ，９ｄの各出力端子Ｑ０ ，Ｑ１ ，Ｑ２
，Ｑ３ から出力された信号は、いずれもＤＡ変換回
路７の入力端に与えられる。更に、フリップフロップ回
路９ａ，９ｂ，９ｃの各リセット端子Ｒは夫々ＡＮＤゲ
ート１４，１３，１２の出力端に接続されており、フリ
ップフロップ回路９ａ，９ｂ，９ｃの各セット入力端子
Ｓ及びフリップフロップ回路９ｄのリセット入力端子Ｒ
には反転変換開始信号ＣＯＮＶＢ が与えられる。更に
また、フリップフロップ回路９ａ，９ｂ，９ｃ，９ｄの
各クロック入力端子ＣＫは、夫々ＡＮＤゲート１８，１
７，１６，１５の出力端に接続されている。
路の場合は４個のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄにより構成されている。前記比較回路の出力は
このレジスタ９のフリップフロップ回路９ａ，９ｂ，９
ｃ，９ｄの各データ入力端子Ｄ０ ，Ｄ１ ，Ｄ２ ，
Ｄ３ に与えられる。また、フリップフロップ回路９ａ
，９ｂ，９ｃ，９ｄの各出力端子Ｑ０ ，Ｑ１ ，Ｑ２
，Ｑ３ から出力された信号は、いずれもＤＡ変換回
路７の入力端に与えられる。更に、フリップフロップ回
路９ａ，９ｂ，９ｃの各リセット端子Ｒは夫々ＡＮＤゲ
ート１４，１３，１２の出力端に接続されており、フリ
ップフロップ回路９ａ，９ｂ，９ｃの各セット入力端子
Ｓ及びフリップフロップ回路９ｄのリセット入力端子Ｒ
には反転変換開始信号ＣＯＮＶＢ が与えられる。更に
また、フリップフロップ回路９ａ，９ｂ，９ｃ，９ｄの
各クロック入力端子ＣＫは、夫々ＡＮＤゲート１８，１
７，１６，１５の出力端に接続されている。
【０００５】これらのＡＮＤゲート１２乃至１８は、デ
コーダ１０及びカウンタ１１と共にタイミング発生回路
を構成している。つまり、カウンタ１１のクロック入力
端子ＣＬＫに入力されたクロックφは端子ＣＴ０ ，Ｃ
Ｔ１ を介してデコーダ１０に伝達され、デコーダ１０
の出力端子Ｔ０ 乃至Ｔ３ からは各ビットの変換サイ
クル期間を決定するタイミング信号が出力される。ＡＮ
Ｄゲート１２乃至１４には、夫々端子Ｔ１ 乃至Ｔ３
からタイミング信号が与えられると共に、反転クロック
φＢ が与えられる。また、ＡＮＤゲート１５乃至１８
には、夫々端子Ｔ０ 乃至Ｔ３ からタイミング信号が
与えられると共に、クロックφが与えられる。
コーダ１０及びカウンタ１１と共にタイミング発生回路
を構成している。つまり、カウンタ１１のクロック入力
端子ＣＬＫに入力されたクロックφは端子ＣＴ０ ，Ｃ
Ｔ１ を介してデコーダ１０に伝達され、デコーダ１０
の出力端子Ｔ０ 乃至Ｔ３ からは各ビットの変換サイ
クル期間を決定するタイミング信号が出力される。ＡＮ
Ｄゲート１２乃至１４には、夫々端子Ｔ１ 乃至Ｔ３
からタイミング信号が与えられると共に、反転クロック
φＢ が与えられる。また、ＡＮＤゲート１５乃至１８
には、夫々端子Ｔ０ 乃至Ｔ３ からタイミング信号が
与えられると共に、クロックφが与えられる。
【０００６】次に、このように構成されたＡＤ変換回路
の動作について説明する。
の動作について説明する。
【０００７】図４は、上述のＡＤ変換回路の動作を示す
タイミングチャート図である。変換開始信号ＣＯＮＶが
“Ｈ”になる前は、アナログスイッチ２，３がオン状態
、アナログスイッチ４がオフ状態である。また、インバ
ータ６の電源電圧はＶｒｅｆ であり、このインバータ
入力電圧ＶＸ はＶＢ ＝（１／２）×Ｖｒｅｆ にバ
イアスされているとする。更に、コンデンサ５の容量値
をＣとし、このコンデンサ５にはＣ×（Ｖｉｎ−ＶＢ
）の電荷が蓄積されているとする。
タイミングチャート図である。変換開始信号ＣＯＮＶが
“Ｈ”になる前は、アナログスイッチ２，３がオン状態
、アナログスイッチ４がオフ状態である。また、インバ
ータ６の電源電圧はＶｒｅｆ であり、このインバータ
入力電圧ＶＸ はＶＢ ＝（１／２）×Ｖｒｅｆ にバ
イアスされているとする。更に、コンデンサ５の容量値
をＣとし、このコンデンサ５にはＣ×（Ｖｉｎ−ＶＢ
）の電荷が蓄積されているとする。
【０００８】ＤＡ変換回路７は、レジスタ９の値に応じ
て、下記数式１に示す電圧を発生する。
て、下記数式１に示す電圧を発生する。
【０００９】
【数１】Ｖｒ ＝［｛２×（２３ ×Ｑ３ ＋２２ ×
Ｑ２ ＋２×Ｑ１ ＋Ｑ０ ）＋１｝／２５ ］×Ｖｒ
ｅｆ 変換開始以前は、信号ＣＯＮＶＢ が“Ｈ”であ
り、レジスタ９は（０１１１）、即ち最上位ビットが０
、他のビットが１に設定されてる。従って、最上位ビッ
トを決定する場合のＤＡ変換回路７の出力Ｖｒ は、Ｖ
ｒ ＝（１／２）×Ｖｒｅｆ である。
Ｑ２ ＋２×Ｑ１ ＋Ｑ０ ）＋１｝／２５ ］×Ｖｒ
ｅｆ 変換開始以前は、信号ＣＯＮＶＢ が“Ｈ”であ
り、レジスタ９は（０１１１）、即ち最上位ビットが０
、他のビットが１に設定されてる。従って、最上位ビッ
トを決定する場合のＤＡ変換回路７の出力Ｖｒ は、Ｖ
ｒ ＝（１／２）×Ｖｒｅｆ である。
【００１０】最上位ビットの変換を行なう期間Ｔ０ （
即ち、最上位ビット変換サイクル期間）においては、信
号ＣＯＮＶが“Ｈ”であるので、アナログスイッチ２，
３がオフになり、アナログスイッチ４がオンになる。こ
のため、比較回路の入力部分においては、下記数式２に
示す関係が成立する。
即ち、最上位ビット変換サイクル期間）においては、信
号ＣＯＮＶが“Ｈ”であるので、アナログスイッチ２，
３がオフになり、アナログスイッチ４がオンになる。こ
のため、比較回路の入力部分においては、下記数式２に
示す関係が成立する。
【００１１】
【数２】Ｃ×（Ｖｉｎ−ＶＢ ）＝Ｃ×（Ｖｒ −ＶＸ
）この数式２より、ＶＸ ＝ＶＢ ＋（Ｖｒ −Ｖｉ
ｎ）となる。 ここで、インバータ６のゲインをＡとすると、−Ａ（Ｖ
ｒ −Ｖｉｎ）の出力変化がインバータ６の出力に現わ
れ、インバータ６の出力がレジスタ９にディジタル値と
して格納される。
）この数式２より、ＶＸ ＝ＶＢ ＋（Ｖｒ −Ｖｉ
ｎ）となる。 ここで、インバータ６のゲインをＡとすると、−Ａ（Ｖ
ｒ −Ｖｉｎ）の出力変化がインバータ６の出力に現わ
れ、インバータ６の出力がレジスタ９にディジタル値と
して格納される。
【００１２】一方、カウンタ１１、デコーダ１０及びＡ
ＮＤゲート１２乃至１８から構成されるタイミング発生
回路は、ディジタル値への逐次比較動作及び比較結果を
レジスタ９に格納するタイミングを発生する。つまり、
端子Ｔ０ 乃至Ｔ３ を順次“Ｈ”にする。
ＮＤゲート１２乃至１８から構成されるタイミング発生
回路は、ディジタル値への逐次比較動作及び比較結果を
レジスタ９に格納するタイミングを発生する。つまり、
端子Ｔ０ 乃至Ｔ３ を順次“Ｈ”にする。
【００１３】変換サイクル期間Ｔ０ ，Ｔ１ ，Ｔ２
及びＴ３ の前半においては、所定の比較電圧がＤＡ変
換回路７から出力され、比較動作が行なわれる。また、
変換サイクル期間Ｔ０ ，Ｔ１ ，Ｔ２ 及びＴ３ の
後半においては、比較結果がレジスタ９の各ビットへ格
納される。図４にＶＸ の電圧変化特性例を併せて示す
。
及びＴ３ の前半においては、所定の比較電圧がＤＡ変
換回路７から出力され、比較動作が行なわれる。また、
変換サイクル期間Ｔ０ ，Ｔ１ ，Ｔ２ 及びＴ３ の
後半においては、比較結果がレジスタ９の各ビットへ格
納される。図４にＶＸ の電圧変化特性例を併せて示す
。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
ＡＤ変換回路においては、逐次比較の最初の期間Ｔ０
におけるアナログスイッチの抵抗値及びコンデンサ５の
容量ＣがＡＤ変換速度の上限を決定する要因になってい
るため、半導体チップにＡＤ変換回路を形成する場合に
、抵抗及びコンデンサのバラツキ等によりＡＤ変換速度
が低下するという問題点がある。
ＡＤ変換回路においては、逐次比較の最初の期間Ｔ０
におけるアナログスイッチの抵抗値及びコンデンサ５の
容量ＣがＡＤ変換速度の上限を決定する要因になってい
るため、半導体チップにＡＤ変換回路を形成する場合に
、抵抗及びコンデンサのバラツキ等によりＡＤ変換速度
が低下するという問題点がある。
【００１５】図５にアナログスイッチを構成するトラン
ジスタの回路図を示し、図６にそのソース電圧−オン抵
抗特性を示す。この図６から明らかなように、アナログ
スイッチの抵抗分は、入力であるソース電圧がゲート電
圧ＶＧ （＝Ｖｒｅｆ ）の１／２付近のときが最も高
い。これは、半導体基板領域とソース電極との間の空乏
層領域が増大し、アナログスイッチの抵抗分が最大値Ｒ
１ になってスイッチとしての導通性が悪化するためで
ある。従って、電圧（１／２）×Ｖｒｅｆ との比較を
行なう期間Ｔ０ においては、期間Ｔ０ に比べて時定
数ｔを十分小さくして、期間Ｔ１ 以降にＡＤ変換の誤
差が生じないようにする必要がある。例えば、コンデン
サ５の容量値を設定する場合に、Ｃ２ よりもＣ１ と
いうように、コンデンサ５の容量値は小さく設定するこ
とが好ましい。
ジスタの回路図を示し、図６にそのソース電圧−オン抵
抗特性を示す。この図６から明らかなように、アナログ
スイッチの抵抗分は、入力であるソース電圧がゲート電
圧ＶＧ （＝Ｖｒｅｆ ）の１／２付近のときが最も高
い。これは、半導体基板領域とソース電極との間の空乏
層領域が増大し、アナログスイッチの抵抗分が最大値Ｒ
１ になってスイッチとしての導通性が悪化するためで
ある。従って、電圧（１／２）×Ｖｒｅｆ との比較を
行なう期間Ｔ０ においては、期間Ｔ０ に比べて時定
数ｔを十分小さくして、期間Ｔ１ 以降にＡＤ変換の誤
差が生じないようにする必要がある。例えば、コンデン
サ５の容量値を設定する場合に、Ｃ２ よりもＣ１ と
いうように、コンデンサ５の容量値は小さく設定するこ
とが好ましい。
【００１６】しかし、コンデンサ５の容量値を小さく設
定すると、時定数ｔが小さくなって高速なＡＤ変換動作
が可能になる反面、コンデンサ５に発生する若干のリー
ク電流及び隣接配線とのカップリングに起因して、ＡＤ
変換の精度が劣化してしまうという問題点が生じる。
定すると、時定数ｔが小さくなって高速なＡＤ変換動作
が可能になる反面、コンデンサ５に発生する若干のリー
ク電流及び隣接配線とのカップリングに起因して、ＡＤ
変換の精度が劣化してしまうという問題点が生じる。
【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、ＡＤ変換速度が速く、且つ、変換精度が高
いＡＤ変換回路を提供することを目的とする。
のであって、ＡＤ変換速度が速く、且つ、変換精度が高
いＡＤ変換回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係るＡＤ変換回
路は、アナログ入力信号を所定の電圧と逐次比較し、そ
の比較結果に基づいて最上位ビットから最下位ビットに
向けて各ビットの値を順次決定するＡＤ変換回路におい
て、前記最上位ビットの変換サイクル期間を他のビット
の変換サイクル期間に比して長く設定する変換サイクル
期間制御手段を有することを特徴とする。
路は、アナログ入力信号を所定の電圧と逐次比較し、そ
の比較結果に基づいて最上位ビットから最下位ビットに
向けて各ビットの値を順次決定するＡＤ変換回路におい
て、前記最上位ビットの変換サイクル期間を他のビット
の変換サイクル期間に比して長く設定する変換サイクル
期間制御手段を有することを特徴とする。
【００１９】
【作用】本発明においては、変換サイクル期間制御手段
が設けられており、この変換サイクル期間制御手段は最
上位ビットの変換サイクル期間を他のビットの変換サイ
クル期間に比して長く設定する。従って、例えば比較回
路の入力側に設けるコンデンサの容量値を大きく設定し
ても、変換回路の時定数に比して変換サイクル期間が長
い場合はＡＤ変換時の誤差は小さくなる。また、変換サ
イクル期間を長くするのは誤差が最も発生しやすい最上
位ビットの変換サイクル期間のみであり、他のビットの
変換サイクル期間はこれに比して短いため、変換速度の
低減を抑制できる。
が設けられており、この変換サイクル期間制御手段は最
上位ビットの変換サイクル期間を他のビットの変換サイ
クル期間に比して長く設定する。従って、例えば比較回
路の入力側に設けるコンデンサの容量値を大きく設定し
ても、変換回路の時定数に比して変換サイクル期間が長
い場合はＡＤ変換時の誤差は小さくなる。また、変換サ
イクル期間を長くするのは誤差が最も発生しやすい最上
位ビットの変換サイクル期間のみであり、他のビットの
変換サイクル期間はこれに比して短いため、変換速度の
低減を抑制できる。
【００２０】この場合に、前記変換サイクル期間制御手
段により、変換誤差が最も発生しにくい最下位ビットの
変換サイクル期間を他のビットの変換サイクル期間に比
して短く設定すると、誤差を抑制したまま動作速度を向
上させることができる。従って、最下位ビットの変換サ
イクル期間は他のビットの変換サイクル期間に比して短
く設定することが好ましい。
段により、変換誤差が最も発生しにくい最下位ビットの
変換サイクル期間を他のビットの変換サイクル期間に比
して短く設定すると、誤差を抑制したまま動作速度を向
上させることができる。従って、最下位ビットの変換サ
イクル期間は他のビットの変換サイクル期間に比して短
く設定することが好ましい。
【００２１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２２】図１は本発明の実施例に係るＡＤ変換回路
を示す回路図である。本実施例が従来と異なる点は変換
サイクル期間制御手段として、カウンタ２８，２９及び
デコーダ１０，３０等が設けられていることにあり、そ
の他の構成は基本的には従来と同様であるので、第１図
において第３図と同一物には同一符号を付してその詳し
い説明は省略する。
を示す回路図である。本実施例が従来と異なる点は変換
サイクル期間制御手段として、カウンタ２８，２９及び
デコーダ１０，３０等が設けられていることにあり、そ
の他の構成は基本的には従来と同様であるので、第１図
において第３図と同一物には同一符号を付してその詳し
い説明は省略する。
【００２３】クロックφの１／２の周期で変化するクロ
ック２φは、カウンタ２９のクロック端子ＣＬＫに与え
られる。カウンタ２９はクロック２φを分周し、クロッ
ク２φの２分周出力を端子ＣＴ１０から出力すると共に
、４分周出力を端子ＣＴ１１から出力し、８分周出力を
端子ＣＴ１２から出力する。この４分周出力及び８分周
出力はデコーダ３０の入力端子Ｉ０ ，Ｉ１ に与えら
れる。このデコーダ３０の出力端子Ｔ１０，Ｔ１１，Ｔ
１２，Ｔ１３からは、クロック２φの周期の２倍の期間
“Ｈ”である信号が出力される。
ック２φは、カウンタ２９のクロック端子ＣＬＫに与え
られる。カウンタ２９はクロック２φを分周し、クロッ
ク２φの２分周出力を端子ＣＴ１０から出力すると共に
、４分周出力を端子ＣＴ１１から出力し、８分周出力を
端子ＣＴ１２から出力する。この４分周出力及び８分周
出力はデコーダ３０の入力端子Ｉ０ ，Ｉ１ に与えら
れる。このデコーダ３０の出力端子Ｔ１０，Ｔ１１，Ｔ
１２，Ｔ１３からは、クロック２φの周期の２倍の期間
“Ｈ”である信号が出力される。
【００２４】ＮＡＮＤゲート２６はカウンタ２９の端子
ＣＴ１０及びデコーダ３０の端子Ｔ１０から信号を入力
する。ＡＮＤゲート２７はこのＮＡＮＤゲート２６の出
力及びクロック２φを入力し、信号ＣＬＫを出力する。 この信号ＣＬＫはカウンタ２８に入力される。カウンタ
２８は、この信号ＣＬＫの４分周出力を端子ＣＴ１ か
ら出力すると共に、８分周出力を端子ＣＴ２ から出力
する。 この４分周出力及び８分周出力はデコーダ１０の入力端
子Ｉ０ ，Ｉ１ に入力される。デコーダ１０の出力端
子Ｔ０ からはクロック２φの２．５倍の幅の信号が出
力され、端子Ｔ１ ，Ｔ２ からはクロック２φの２倍
の幅の信号が出力され、端子Ｔ３ からはクロック２φ
の周期に等しい幅の信号が出力される。
ＣＴ１０及びデコーダ３０の端子Ｔ１０から信号を入力
する。ＡＮＤゲート２７はこのＮＡＮＤゲート２６の出
力及びクロック２φを入力し、信号ＣＬＫを出力する。 この信号ＣＬＫはカウンタ２８に入力される。カウンタ
２８は、この信号ＣＬＫの４分周出力を端子ＣＴ１ か
ら出力すると共に、８分周出力を端子ＣＴ２ から出力
する。 この４分周出力及び８分周出力はデコーダ１０の入力端
子Ｉ０ ，Ｉ１ に入力される。デコーダ１０の出力端
子Ｔ０ からはクロック２φの２．５倍の幅の信号が出
力され、端子Ｔ１ ，Ｔ２ からはクロック２φの２倍
の幅の信号が出力され、端子Ｔ３ からはクロック２φ
の周期に等しい幅の信号が出力される。
【００２５】レジスタ９を構成する４個のフリップフロ
ップ回路９ａ，９ｂ，９ｃ，９ｄの各データ入力端子Ｄ
には、従来と同様にコンデンサ５、スイッチ３及びイン
バータ６からなる比較回路の出力が与えられる。また、
フリップフロップ回路９ａ，９ｂ，９ｃの各リセット入
力端子Ｒには、夫々ＡＮＤゲート２１，２０，１９の出
力が与えられる。ＡＮＤゲート１９の入力端はデコーダ
１０の出力端子Ｔ１ 及びカウンタ２９の端子ＣＴ１０
に接続されており、ＡＮＤゲート２０の入力端はデコー
ダ１０の端子Ｔ２ 及びカウンタ２９の端子ＣＴ１０に
接続されている。そして、ＡＮＤゲート２１の入力端に
はデコーダ１０の端子Ｔ３ から信号が与えられると共
にＡＮＤゲート２７の出力を反転した信号ＣＬＫＢ が
与えられる。
ップ回路９ａ，９ｂ，９ｃ，９ｄの各データ入力端子Ｄ
には、従来と同様にコンデンサ５、スイッチ３及びイン
バータ６からなる比較回路の出力が与えられる。また、
フリップフロップ回路９ａ，９ｂ，９ｃの各リセット入
力端子Ｒには、夫々ＡＮＤゲート２１，２０，１９の出
力が与えられる。ＡＮＤゲート１９の入力端はデコーダ
１０の出力端子Ｔ１ 及びカウンタ２９の端子ＣＴ１０
に接続されており、ＡＮＤゲート２０の入力端はデコー
ダ１０の端子Ｔ２ 及びカウンタ２９の端子ＣＴ１０に
接続されている。そして、ＡＮＤゲート２１の入力端に
はデコーダ１０の端子Ｔ３ から信号が与えられると共
にＡＮＤゲート２７の出力を反転した信号ＣＬＫＢ が
与えられる。
【００２６】また、フリップフロップ回路９ａ，９ｂ，
９ｃ，９ｄの各クロック入力端子ＣＫには、夫々ＡＮＤ
ゲート２５，２４，２３，２２の出力が与えられる。こ
のＡＮＤゲート２５にはデコーダ１０の端子Ｔ３ の出
力及びＡＮＤゲート２７の出力ＣＬＫが与えられ、ＡＮ
Ｄゲート２４にはデコーダ１０の端子Ｔ２ の出力及び
カウンタ２９の端子ＣＴ１０から出力された信号の反転
信号ＣＴ１０Ｂ が与えられる。更に、ＡＮＤゲート２
３にはデコーダ１０の端子Ｔ１ の出力及び前記反転信
号ＣＴ１０Ｂ が与えられ、ＡＮＤゲート２２にはデコ
ーダ１０の端子Ｔ０ の出力、信号ＣＴ１０Ｂ 及びデ
コーダ３０の端子Ｔ１１の出力が与えられる。
９ｃ，９ｄの各クロック入力端子ＣＫには、夫々ＡＮＤ
ゲート２５，２４，２３，２２の出力が与えられる。こ
のＡＮＤゲート２５にはデコーダ１０の端子Ｔ３ の出
力及びＡＮＤゲート２７の出力ＣＬＫが与えられ、ＡＮ
Ｄゲート２４にはデコーダ１０の端子Ｔ２ の出力及び
カウンタ２９の端子ＣＴ１０から出力された信号の反転
信号ＣＴ１０Ｂ が与えられる。更に、ＡＮＤゲート２
３にはデコーダ１０の端子Ｔ１ の出力及び前記反転信
号ＣＴ１０Ｂ が与えられ、ＡＮＤゲート２２にはデコ
ーダ１０の端子Ｔ０ の出力、信号ＣＴ１０Ｂ 及びデ
コーダ３０の端子Ｔ１１の出力が与えられる。
【００２７】図２は本実施例に係るＡＤ変換回路の動作
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【００２８】デコーダ１０，３０、カウンタ２８，２９
、ＡＮＤゲート１９乃至２５，２７及びＮＡＮＤゲート
２６により、各変換サイクル期間の長さが決定される。 本実施例においては、期間Ｔ０ は期間Ｔ１ ，Ｔ２
の１．５倍に設定され、期間Ｔ３ は期間Ｔ１ ，Ｔ２
の１／２に設定される。
、ＡＮＤゲート１９乃至２５，２７及びＮＡＮＤゲート
２６により、各変換サイクル期間の長さが決定される。 本実施例においては、期間Ｔ０ は期間Ｔ１ ，Ｔ２
の１．５倍に設定され、期間Ｔ３ は期間Ｔ１ ，Ｔ２
の１／２に設定される。
【００２９】ＡＮＤゲート１９，２０，２１は、期間Ｔ
０ ，Ｔ１ ，Ｔ２ 及びＴ３ の前半においてレジス
タ９の各ビットを所定の値に設定する。これにより、Ｄ
Ａ変換回路７の出力は所定の電圧に設定される。一方、
ＡＮＤゲート２２，２３，２４，２５は、夫々期間Ｔ０
，Ｔ１ ，Ｔ２ 及びＴ３ の後半においてコンデン
サ５、アナログスイッチ３及びインバータ６からなる比
較回路の比較結果をレジスタ９の各ビットに格納するク
ロック信号を発生する。
０ ，Ｔ１ ，Ｔ２ 及びＴ３ の前半においてレジス
タ９の各ビットを所定の値に設定する。これにより、Ｄ
Ａ変換回路７の出力は所定の電圧に設定される。一方、
ＡＮＤゲート２２，２３，２４，２５は、夫々期間Ｔ０
，Ｔ１ ，Ｔ２ 及びＴ３ の後半においてコンデン
サ５、アナログスイッチ３及びインバータ６からなる比
較回路の比較結果をレジスタ９の各ビットに格納するク
ロック信号を発生する。
【００３０】この場合に、アナログ入力信号と電圧（１
／２）×Ｖｒｅｆとの比較動作を行なう最上位ビット変
換サイクル期間Ｔ０ は、期間Ｔ１ ，Ｔ２ の１．５
倍と長く設定されるため、コンデンサ５の容量値Ｃ２
が大きく時定数がＣ２ Ｒ１ と大きくても、期間Ｔ０
の後半にはインバータ６の入力電圧ＶＸ は定常電圧
に移行している。従って、ＡＤ変換の誤差を抑制するこ
とができ、ＡＤ変換速度の規格に対するマージンが十分
に確保される。
／２）×Ｖｒｅｆとの比較動作を行なう最上位ビット変
換サイクル期間Ｔ０ は、期間Ｔ１ ，Ｔ２ の１．５
倍と長く設定されるため、コンデンサ５の容量値Ｃ２
が大きく時定数がＣ２ Ｒ１ と大きくても、期間Ｔ０
の後半にはインバータ６の入力電圧ＶＸ は定常電圧
に移行している。従って、ＡＤ変換の誤差を抑制するこ
とができ、ＡＤ変換速度の規格に対するマージンが十分
に確保される。
【００３１】また、最下位ビット変換サイクル期間Ｔ３
は、期間Ｔ１ ，Ｔ２ の１／２と短く設定されてい
るが、この最下位ビットを決定する期間Ｔ３ において
は、コンデンサ５における電荷の変化量が少ないため、
この短い時間内でインバータ６の入力電圧ＶＸ は十分
に安定する。これにより、変換速度の向上が達成できる
。
は、期間Ｔ１ ，Ｔ２ の１／２と短く設定されてい
るが、この最下位ビットを決定する期間Ｔ３ において
は、コンデンサ５における電荷の変化量が少ないため、
この短い時間内でインバータ６の入力電圧ＶＸ は十分
に安定する。これにより、変換速度の向上が達成できる
。
【００３２】
【発明の効果】以上説明したように本発明によれば、変
換サイクル期間制御手段を備えており、この変換サイク
ル期間制御手段が最上位ビットの変換サイクル期間を他
のビットの変換サイクル期間に比して長く設定するから
、本発明に係るＡＤ変換回路はアナログスイッチの抵抗
分及び比較回路の容量値のバラツキ等によるＡＤ変換速
度の低下を抑制しつつ、高精度でＡＤ変換を実施するこ
とができる。
換サイクル期間制御手段を備えており、この変換サイク
ル期間制御手段が最上位ビットの変換サイクル期間を他
のビットの変換サイクル期間に比して長く設定するから
、本発明に係るＡＤ変換回路はアナログスイッチの抵抗
分及び比較回路の容量値のバラツキ等によるＡＤ変換速
度の低下を抑制しつつ、高精度でＡＤ変換を実施するこ
とができる。
【図１】本発明の実施例に係るＡＤ変換回路を示す回路
図である。
図である。
【図２】本発明の実施例に係るＡＤ変換回路の動作を示
すタイミングチャート図である。
すタイミングチャート図である。
【図３】従来のＡＤ変換回路を示す回路図である。
【図４】従来のＡＤ変換回路の動作を示すタイミングチ
ャート図である。
ャート図である。
【図５】アナログスイッチを構成するトランジスタ示す
回路図である。
回路図である。
【図６】アナログスイッチを構成するトランジスタのソ
ース電圧−オン抵抗特性を示すグラフ図である。
ース電圧−オン抵抗特性を示すグラフ図である。
２，３，４；アナログスイッチ
７；ＤＡ変換回路
９；レジスタ
１０，３０；デコーダ
１１，２８，２９；カウンタ
Claims (2)
- 【請求項１】 アナログ入力信号を所定の電圧と逐次
比較し、その比較結果に基づいて最上位ビットから最下
位ビットに向けて各ビットの値を順次決定するＡＤ変換
回路において、前記最上位ビットの変換サイクル期間を
他のビットの変換サイクル期間に比して長く設定する変
換サイクル期間制御手段を有することを特徴とするＡＤ
変換回路。 - 【請求項２】 前記変換サイクル期間制御手段は、最
下位ビットの変換サイクル期間を他のビットの変換サイ
クル期間に比して短く設定することを特徴とする請求項
１に記載のＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057988A JP3036869B2 (ja) | 1991-02-27 | 1991-02-27 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057988A JP3036869B2 (ja) | 1991-02-27 | 1991-02-27 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271617A true JPH04271617A (ja) | 1992-09-28 |
| JP3036869B2 JP3036869B2 (ja) | 2000-04-24 |
Family
ID=13071393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057988A Expired - Fee Related JP3036869B2 (ja) | 1991-02-27 | 1991-02-27 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036869B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717542B2 (en) | 2002-03-22 | 2004-04-06 | Renesas Technology Corp. | Analog to digital converter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS5644225A (en) * | 1979-09-19 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Analogue digital converter |
| JPS6198022A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electric Ind Co Ltd | 遂次比較方式アナログデイジタル変換装置 |
-
1991
- 1991-02-27 JP JP3057988A patent/JP3036869B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591233A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS5644225A (en) * | 1979-09-19 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Analogue digital converter |
| JPS6198022A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electric Ind Co Ltd | 遂次比較方式アナログデイジタル変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717542B2 (en) | 2002-03-22 | 2004-04-06 | Renesas Technology Corp. | Analog to digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036869B2 (ja) | 2000-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980811 |
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