SU1302435A1 - Цифроаналоговый преобразователь с автоматической коррекцией нелинейности - Google Patents

Abstract

Изобретение относитс  к информационно-измерительной технике и может найти применение в системах сбора и обработки измерительной информации, , системах автоматического управлени , гибридных вычислительных комплексах. Цель изобретени  - упрощение устройства и повышение быстродействи .Циф- роанапоговый преобразователь (ЦАП) с автоматической коррекцией нелинейности содержит первый ЦАП 1, компаратор 2, аналоговый сумматор 3, второй ЦАП со О ю со СП

Description

4,. первый регистр 5, блок 6 управлени , второй регистр 7, D-триггер 8, вычислитель 9 поправок, цифровой сумматор 10, источник 11 опорного напр жени , датчик 12 преобразуемого кода, переключатель 13. Цель изобретени  достигаетс  путем введени  D-тригге- ра 8, цифрового сумматора 10, переключател  13, при этом коррекци  выполн етс  путем модификации кода, по1

Изобретение относитс  к информационно-измерительной технике и может найти применение в системах сбора и обработки измерительной информации, системах автоматизированного управлени , гибридных вычислительных комплексах .

Цель изобретени  - упрощение устройства и повьшение быстродействи .

На фиг.1 приведена функциональна  схема цифроаналогового преобразовател  (ДАН) с автоматической коррекцией нелинейности; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - функциональна  схема вычислител  поправок.

Цифроаналоговый преобразователь с автоматической коррекцией нелинейности (фиг.1) содержит первый цифро- аналоговый преобразователь 1, компаратор 2, аналоговый сумматор 3, второй Цифроаналоговый преобразователь 4, первый регистр 5, блок 6 управлени , второй регистр 7, D-триггер 8, вычислитель 9 поправок, цифровой сумматор 10, источник 11 опорного напр жени , датчик 12 преобразуемого кода , переключатель 13.

Блок 6 управлени  (фиг.2) выполнен на первом 14, втором 15 и третьем 16 генераторах тактовых импульсов, первом RS-триггере 17, первом элементе 18 задержки, первом элементе И 19, втором элементе 20 задержки, элементе ИЛИ 21, регистре 22 сдвига, группе последовательно соединенньк элементов ИЛИ 23, регистре 24 последовательного приближени , коммутаторе 25,втором RS-триггере 26, втором 27, третьем 28 и четвертом 29 элементах И. Пни чтом перва  группа информационных

даваемого на ЦАП 1. Код модифицируетс  путем прибавлени  на цифровом сумматоре 10 к преобразуемому коду кода поправки, формируемого вычислителем 9 поправки. D-триггер 8 и переключатель 13 обеспечивают работу устройства при возникновении сигнала переноса в цифровом сумматоре 10. 2 з,п. ф-лы, 3 ил.

выходов блока 6 (выходы регистра 22 сдвига за исключением старшего и младшего) содержит . выходов, где NC-T - число корректируемых разр дов

ДАЛ 1, втора  группа информационных выходов блока 6 (информационные выходы регистра 24 последовательного приближени ) содержит N выходов, где N - число некорректируемых разр дов ЦАП 1, треть  группа информационных выходов блока 6 (выходы коммутатора 25) содержит N выходов.

Вычислитель 9 поправок (фиг.З) выполнен на сумматоре 30, группе последовательно соединенных регистров 31, первом регистре 32, первом вычи- тателе 33, втором и третьем регистрах 34 и 35, втором вычитателе 36, регистре 37 сдвига, элементе И-38, накапливающем сумматоре 39, элементе ИЛИ 40. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности работает следующим образом.

Число выбираетс  так, что сумма весов младших разр дов ЦАП превышает максимально возможную погрешность корректируемых старших разр дов .

Коэффициент передачи аналогового

сумматора по второму входу устанавливают таким, что изменение напр жени  на его выходе при переключении ключа с трчностью до допустимой абсолютной погрешности коррекции равн етс  напр жению , возникающему на его выходе при подаче логической 1 только на один самый мла;даий разр д в группе старших.

При одинаковой технологии изготовлени  соответствующие коэффициенты передачи реализуютс  с равными дл 

всех разр дов и каналов аналогового сумматора относительными погрешност ми . Так как веса младших разр дов и дополнительного входа примерно равны абсолютной погрешности старших разр дов , абсолютные погрешности их задани  пренебрежимо малы. Полагают, что

и

ЦАП 1

) a,cA,( i ii- ,

1J-(N +N )

де а ; - весовой коэффициент i-го разр да ЦАП;

значение i-ro разр да кода, подаваемого на ЦАП; ошибка задани  весового коэффициента , причем при ,

1

ol:

Л . ,-

О

а

+ ь

где т.е

чполагаетс  равным нулю, вес старше-го разр да принимаетс  за эталон масштаба преобразовани ,

этаОтклонение а от

реального

25 нератора 14 тактовых импульсов (ГТИ). В каждом периоде импульс с ГТИ 14 проходит через первый элемент И 19, ; в результате чего осуществл етс  сдвиг в регистре 22 сдвига блока 6

гти

лона  вл етс  ошибкой масштаба преоб-зо управлени , причем частота импульсов разовани  и может при необходимости быть скорректированно другими известными методами и в дальнейшем не рассматриваетс , причем

14 вьш1е частоты импульсов ГТИ 15 не менее чем в ,-+ 2 раз. Задержанный импульс с элемента 18 задержки устанавливает второй RS-триггер 26 блока 6 управлени  в состо ние логической 1, в результате чего на выходах коммутатора 25 формируетс  код, содержащий единицу в контролируемом текущем такте разр де. D-триггер 8 сбрасываетс  в ноль. Импульс с элемента 18 задержки через элемент ИЛИ 21 проходит на вход начала преобразовани  регистра 24 последовательных приближений. При этом на ЦАП 1 и 4 45 подаетс  код, содержащими единицу в контролируемом в текущий момент разр де . Импульс с выхода элемента ИЛИ 21 поступает на вход начала преобразовани  регистра 24 последовательных

N

а..

где 3. - весовой коэффициент младшего

разр да из группы старших 40 разр дов преобразуемого кода. Предположим также, что д.40, т.е.

45

п

i N.,

14 вьш1е частоты импульсов ГТИ 15 не менее чем в ,-+ 2 раз. Задержанный импульс с элемента 18 задержки устанавливает второй RS-триггер 26 блока 6 управлени  в состо ние логической 1, в результате чего на выходах коммутатора 25 формируетс  код содержащий единицу в контролируемом текущем такте разр де. D-триггер 8 сбрасываетс  в ноль. Импульс с элемента 18 задержки через элемент ИЛИ 21 проходит на вход начала преобразовани  регистра 24 последовательных приближений. При этом на ЦАП 1 и 4 45 подаетс  код, содержащими единицу в контролируемом в текущий момент разр де . Импульс с выхода элемента ИЛИ 21 поступает на вход начала преобразовани  регистра 24 последовательных

Соотношение (4) не  вл етс  об зательным , введено дл  упрощени  дальнейшего изложени  и легко выполн етс  соответствующим выбором резисторов50 приближений. В течение всего этапа суммирующей матрицы ЦАП.контрол  первый регистр 5 повтор ет

Цикл работы устройства состоит из код с выхода коммутатора 25 блока 6 двух этапов-- контрол , т.е. определени  текущих значений погрешностей

управлени  в старших разр дах и код с регистра 24 последовательных п рибвесовых коэффициентов разр дов ЦАП 1,55 лижений в младших разр дах, так как

и преобразовани , при котором на ЦАП 1 загружаетс  код, соответствующий сумме преобразуемого кода и кода поправки , характеризующего суммарную

погрешность всех корректируемых разр дов , количество которых равно N. Результаты моделировани  на ЭВМ показывают , что дл  того, чтобы эффективно производить коррекцию, достаточно корректировать 5-7 старших разр дов ЦАП 1.

Цикл начинаетс  при формировании вторым генератором 15 тактовых имJQ пульсов импульса Начало цикла. При

этом первый RS-триггер 17 блока 6 ) управлени  переводитс  в состо ние

логической 1, что соответствует режиму Контроль. Одновременно записыJ5 ваетс - 1 в старший разр д регистра 22 сдвига блока 6 управлени . Регистры 31, 34 и 35 и накапливающий сумматор 39 вычислител  9 поправок сбрасываютс  в ноль, а в регистр 37 сдви20 га вычислител  поправок занос тс  старшие разр ды кода, подлежащего преобразованию.

Этап контрол  занимает N периодов тактовых импульсов первого ге25 нератора 14 тактовых импульсов (ГТИ). В каждом периоде импульс с ГТИ 14 проходит через первый элемент И 19, ; в результате чего осуществл етс  сдвиг в регистре 22 сдвига блока 6

гти

зо управлени , причем частота импульсов 35

40

14 вьш1е частоты импульсов ГТИ 15 не менее чем в ,-+ 2 раз. Задержанный импульс с элемента 18 задержки устанавливает второй RS-триггер 26 блока 6 управлени  в состо ние логической 1, в результате чего на выходах коммутатора 25 формируетс  код, содержащий единицу в контролируемом текущем такте разр де. D-триггер 8 сбрасываетс  в ноль. Импульс с элемента 18 задержки через элемент ИЛИ 21 проходит на вход начала преобразовани  регистра 24 последовательных приближений. При этом на ЦАП 1 и 4 45 подаетс  код, содержащими единицу в контролируемом в текущий момент разр де . Импульс с выхода элемента ИЛИ 21 поступает на вход начала преобразовани  регистра 24 последовательных

50 приближений. В течение всего этапа контрол  первый регистр 5 повтор ет

код с выхода коммутатора 25 блока 6

управлени  в старших разр дах и код с регистра 24 последовательных п рибна входе записи по этому каналу, соединенному с выходом первого RS-триг- гера 17 блока 6 управлени , посто нно присутствует логическа  1 . На

5130243

каждом шаге приближени , инициируемом тактовыми импульсами третьего генератора 16 тактовых импульсов, код из регистра 24 последовательных приближений переписьюаетс  в младшие раз- 5 р ды первого регистра 5, а в старших разр дах код сохран етс . В соответствии С сигналами, поступающими от .компаратора 2, регистр 24 после при- :Хода сигнала Пуск под воздействием С тактовых импульсов, поступаюпщх с ГТИ 16, по алгоритму последовательных приближений подбирает такой код, что

и

u,ah4

S С,

(5) 15

где С - вес младшего разр да ЦАП 1.

Частота импульсов ГТИ 16 не менее чем в раз превышает частоту импульсов ГТИ 14. Напр жение формируетс  как сумма напр жений, генерируемых старшими разр дами ЦАП, и поправки, котора  пропорциональна коду , подбираемому в регистре 24, т.е. ,в регистре 24 устанавливаетс  код

N, (а. - Ь,)/С,

(6)

где 1 - номер корректируемого разр да ,

причем

,.

(7)

где а, ,

Ь. - веса i-ro разр дов ЦАП

и ЦАП 4 соответственно.. После того, как в регистре 24 подобран код , регистр 24 формирует сигнал Конец преобразовани , который через элемент И 28 поступает на вход занесени  регистра 32 вычислител  9 поправрк и код из регистра 24 переписываетс  в этот регистр.

Через врем  задержки, превьш1ающее врем  преобразовани  в регистре 24, на выходе элемента 20 задержки воз- никает импульс, который переводит второй RS-триггер 26 в состо ние О при этом на выходах комму татора 25 формируетс  код, содержащий единицы во всех младших по отношению к контролируемому в текущий момент разр дах . Этот код импульсом с элемента ИЛИ 21 записываетс  в старшие разр - ды регистра 5. Запускаетс  регистр 24 и аналогично описанному на входах младших разр дов первого ЦАП 1 подбираетс  код

(-Ь. + :

а. + i

а)/С.

(8)

Такой подбор возможен в силу прин тых ограничений (3) и (4). После окончани  работы регистра 24 импульс Конец преобразованию проходит через элементы И 28 и 29 на вход занесени  регистров 34 и 35 вычислител  поправок. По фронту импульса в регистр 35 заноситс  предыдущее состо ние регистра 34, а в регистр 34 заноситс  код, формируемый первым вычита- телем 3.3, который определ етс  по соотношению

i-.1

N- (П j + а )/С. (9)

После окончани  импульса в первый регистр группы регистров 31 заноситс  код с сумматора 30, а во все остальные - код с предьщущего регистра группы регистров 31. На выходе сумматора 30 формируетс  код, пропорциональный ошибке i-ro разр да.

Действительно, к концу i-ro цикла в регистре 34 хранитс  код

30

N: (П а - а + а )/С,

а в регистре 35

( - а., + aJ/C.

Г

.

на выходе сумматора 30 форкод

N +(N.-N;. . ) N. -( Е + ь. -

(+1

t ч- 1 i + 1-n

14-1

И А, -а,- 2

-1 . 1-н

EI л. + а -2 +Л.)/С.

1-t

NM,

j-h

-.ГС

J.N.I (10

J N 4-1

tM

д в предьщущем цикле

-Д: +1

.„

Так как N

1+1

вычислено как N.

.

члены, содержащие а и , при взаимно уничтожаютс  и N.. -2uj/C.

По импульсу из блока 6 управлени , приход щему на второй вход вычислител  9 поправок, содержимое всех регистров группы регистров 31 переписываетс  в соседние, а в первый записываетс  выходной код сумматора 30, слви71302435

нутый на один разр д в сторону младших разр дов, т.е. содержимое первого регистра группы регистров 31 устанавливаетс  равным

Мд. д./С.

Погрешность старшего разр да автоматически устанавливаетс  равной нулю за счет того, что в начале цикла контрол  регистры 32, 34, 35 обнулены. В каждом следующем такте режима контрол  аналогичные действи  повтор ютс . Тогда после N тактов, в п-м регистре группы 31 записан О (ошибка старшего разр да), в п-1 - ошибка второго по старшинству разр да, в п-2 - третьего и так далее до последнего регистра цепочки. После NC-, тактов единица продвигаетс  в регистре 22 сдвига блока управлени  до его младшего разр да. Как только единица продвинута в последний разр д этого регистра, первый RS-триггер 17 блока управлени  переводитс  в состо ние О и устройство переходит в режим Преобразование . Величина поправки отличаетс  от ее идеального значени  на величину кванта младшего разр да, что  вл етс  погрешностью масштаба и лег- ко корректируетс  известными методами

Количество элементов ИЛИ в группе элементов ИЛИ 23 и число выходов коммутатора 25 также равно N..

Импульсы с генератора 16 тактовых импульсов проход т через элемент И 27. Остальные узлы блока 6 управлени  из- за блокировки элемента И 19 приостанавливают свою работу.

В каждом i-M также режима преобразовани , длительность которого равна периоду генератора 16 тактовых импульсов , по фронту импульса выполн етс  прибавление к содержимому на- капливающего сумматора 39 содержимого последнего регистра группы регистров 31, если в старшем разр де регистра ;i7 сдвига имеетс  1, и сохранение состо ни  сумматора, если в старшем разр де регистра 37 сдвига записан О. После чего (в силу того, что все регистры с динамическим входом) состо ние каждого предьщущего регистра переписываетс  в следующий, а в регистре 37 сдвига выполн етс  сдвиг на один разр д в сторону старших разр дов , с записью О в младший разр д .

8

Содержимое накапливающего сумматора 39 после i-ro такта соответствует соотношению (9), а после N тактов

NO

nctip

()ъ, .

(12)

Информаци  с накапливающего сумматора 39 подаетс  на вход цифрового сумматора 10, где складываетс  с N, разр дами преобразуемого кода. На входы регистра 5 по первому каналу поступает N разр д преобразуемого кода, и по импульсу из блока 6 управлени  коды записьшаютс  в первый регистр 5 и поступают на первый цифре- аналоговый преобразователь 1. Если

N„4-1

попр - 2 , т.е. на выходе переполнени  цифрового сумматора 10, сигнал соответствует логическому О то на первые входы сумматора 10 поступает код

N N,

+ N.

(13)

а на второй вход сумматора 10 подаетс  нулевой потенциал. Тогда

вых , Z: rf, ai+(N,

Са., + .-ьЫ„„„, -С, i-1 1

что с точностью до малых погрешностей младших разр дов ЦАП 1 совпадает с требуемым выходным напр жением.

Если , то в старшем разр де цифрового сумматора 10 возникает перенос, который фиксируетс  в D-триггере 8, и на вход аналогового сумматора 3 подаетс  через переключатель 13 напр жение источника 11 опорного напр жени 

еых Vni - , (15)

(N,,-N, -В)-С а,

. .

где В 2 - значение младшего бита группы старших разр дов преобразуемого кода,

а в соответствии с формулами (15) и (14) а В-С с точностью до ошибки задани  веса младших разр дов, который можно пренебречь, а значит ошибка ЦАП скорректирована.

Claims (3)

1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности , содержащий первый и второй цифроаналоговые преобразователи,аналоговые входы которых объединены и подключены к выходу источника опорного напр жени , а цифровые входы подключены к соответствующим выходам соответственно первого и второго регистров , выход первого цифроаналого- вого преобразовател  соединен с первым входом аналогового сумматора, выход которого  вл етс  выходом устройства и подключен к первому входу компаратора , второй вход которого под- ключен к выходу второго цифроанало- , гового преобразовател , а выход подключен к входу блока управлени , перва  группа информационных выходов которого подключена к соответствующим информационным входам второго регистра , втора  группа информационных выходов блока управлени  подключена к соответствующим первым информационным входам вычислител  поправок, треть  группа информационных выходов подключена к соответствующим входам старших разр дов первой группы информационных входов первого регистра, первый выход синхронизации блока управлени  подключен к входу записи второго регистра , второй выход синхронизации подключен к первому входу записи первого регистра, третий выход синхронизации блока управлени  подключен к первому управл ющему входу вычислител  поправок , четвертый выход синхронизации

2. Преобразователь по п.1, о т- личающийс  тем, что блок управлени  выполнен на первом, втором , третьем и четвертом элементах И первом и втором элементах задержек, элементе ИЛИ, первом и втором RS- триггерах, регистре сдвига, регистре последовательного приближени , группе последовательно соединенных элементов ИЛИ, коммутаторе, первом, втором и третьем генераторах тактовых импульсов , при этом выход первого генек второму управл ющему входу вычислител  поправок, п тый выход синхронизации - к третьему управл ющему входу лс ратора тактовых импульсов подключен вычислител  поправок и к второму вхо- к первому входу первого элемента И, ду записи первого регистра, входы выход которого подключен к тактовому

старших разр дов второй группы информационных входов которого объединены с соответствующими вторыми ин- фЬрмационными входами вычислител  поправок и подключены к соответствующим выходам старших разр дов датчика преобразуемого кода, шестой выход синхронизации блока управлени  под- ключен к четвертому управл ющему входу вычислител  поправок, отличающийс  тем, что, с целью упрощени  устройства, в него введены

f 5 о Q

5

переключатель, D-триггер и цифровой сумматор, первые входы которого подключены к соответствующим выходам вычислител  поправок, вторые входы подключены к соответствуюпщм выходам младших разр дов датчика преобразуемого кода, выходы результата.суммировани  подключены к соответствующим входам младших разр дов второй группы информационных входов первого регистра , входы младших разр дов первой группы информационных входов которого подключены к соответствзтощим выходам второй группы информационных выходов блока управлени , седьмой выход синхронизации которого подключен к R-входу D-триггера, D-вход которого подключен к выходу переноса цифрового сумматора, тактовый вход подключен к п тому выходу синхронизации блока управлени , S-вход подключен к первому выходу синхронизации блока управлени , выход D-триггера подключен к управл ющему входу переключате-; л , первый информационньй вход которого подключен к выходу источника опорного напр жени , второй информационный вход подключен к шине нулевого потенциала, выход переключател  подключен к второму входу аналогового сумматора,

г

2. Преобразователь по п.1, о т- личающийс  тем, что блок управлени  выполнен на первом, втором , третьем и четвертом элементах И, первом и втором элементах задержек, элементе ИЛИ, первом и втором RS- триггерах, регистре сдвига, регистре последовательного приближени , группе последовательно соединенных элементов ИЛИ, коммутаторе, первом, втором и третьем генераторах тактовых импульсов , при этом выход первого генес ратора тактовых импульсов подключен к первому входу первого элемента И, выход которого подключен к тактовому

входу регистра сдвига и к входу первого элемента задержки, выход которого ,  вл етс  первым выходом синхронизации блока управлени  и подключен к первому входу элемента ИЛИ, S-входу второго RS-триггера и к входу второго элемента задержки, выход которого  вл етс  седьмым выходом синхронизации блока управлени  к R-входу второго RS-триггера и к второму входу элемента ИШ-Е, выход которого подключен к входу начала преобразовател  ре1113

гистра последовательного приближени  информационный вход которого  вл етс  входом блока управлени , информационные выходы  вл ютс  второй группой информационных выходов блока уп- равлени , выход окончани  преобразовани  подключен к первым входам третьего и четвертого элементов И, выходы которых  вл ютс  соответственно третьим и четвертым выходами .синхро- низации блока управлени , вторые входы объединены соответственно с первы и вторым управл ющими входами коммутатора и подключены соответственно к пр мому и инверсному выходам второго RS-триггера, выходы коммутатора  вл ютс  третьей группой информационных выходов блока управлени , первые входы коммутатора подключены к соответствующим выходам группы последовател но соединенных элементов ИЛИ, вторые входы коммутатора подключены к соот- ветствую1цим выходам регистра сдвига, кроме старшего и младшего, и  вл ют

с  первой группой информационных вы- 25 гистра сдвига, входом обнулени  треходов блока управлени , первый и второй входы первого элемента ИЛИ группы объединены и подключены к шине потенциала логического О, вторые входы остальных элементов ИЛИ группы 30 объединены с соответствующими вторыми входами коммутатора, выход младшего разр да регистра сдвига подключен к R-входу первого RS-триггера, S-вход

которого объединен с входом предвари- j ходы которого подключены к соответст- тельной установки регистра сдвига и подключен к выходу второго генератора тактовых импульсов, который  вл етс  шестым выходом синхронизации блока управлени , пр мой выход перво-40 ветствующим информационным входам

вующим первым входам сумматора, вторые входы которого подключены к соответствующим выходам первого регистра группы, выходы подключены к соотго RS-триггера  вл етс  вторым выходом синхронизации блока управлени  и подключен к второму входу первого элемента И, инверсный выход первого RS-триггера подключен к первому входу второго элемента И, выход которого  вл етс  п тым выходом синхронизации блока управлени , второй вход объединен с тактовым входом регистра последовательных приближений и подключен KfO выходу элемента И, первьй вход кото- выходу третьего генератора тактовых рого подключен к выходу старшего раз- импульсов.. р да регистра сдвига, информационные

входы которого  вл ютс  вторыми информационными входами вычислител  по правок, вход сдвига объединен с вторыми входами элементов И и ИЛИ и  вл етс  третьим управл ющим входом вычислител  поправок.

3. Преобразователь по п.1, о т - личающийс  тем, что выЧис- 55 литель поправок выполнен на группе последовательно соединенных регистров , сумматоре, накапливающем сумма5

12

торе, первом и втором вычитател х,регистре сдвига, элементе И, элементе ИЛИ, первом, втором и третьем регистрах , при этом информационные входы первого регистра объединены с соответствующими входами вычитаемого первого вычитател  и  вл ютс  первыми информационными входами вычислител  поправок, вход записи первого регистра  вл етс  первым управл ющим входом вычислител  поправок, выходы первого регистра подключены к соответствующим входам уменьшаемого первого вычитател , выходы которого подключены к соответствующим информационным входам второго регистра, вход записи которого объединен с входом записи третьего регистра, первым входом элемента ИЛИ и  вл етс  вторым управл ющим входом вычислител  поправок , вход обнулени  второго регистра

объединен с входами обнулени  регистров группы, входом обнулени  накапливающего сумматора, входом записи ретьего регистра и  вл етс  четвертым управл ющим-входом вычислител  поправок , выходы второго регистра подключены к соответствующим входам вычитаемого второго вычитател  и к соответствующим информационным входам третьего регистра, выходы которого подключены к соответствующим входам уменьшаемого второго вычитател , выходы которого подключены к соответст- ветствующим информационным входам

вующим первым входам сумматора, вторые входы которого подключены к соответствующим выходам первого регистра группы, выходы подключены к соотпервого регистра группы, вход записи которого объединен с входами записи остальных регистров группы и подключен к выходу элемента ИЛИ, выходы по- следнего регистра группы подключены к соответствующим информационным входам накапливающего сумматора, выходы которого  вл ютс  выходами вычислител  поправок, вход записи подключен к

Фи8.г

Редактор Н.Гунько

Составитель В.Першиков

Техред Л. Олейник Корректор А. Зимокосов

Заказ 1225/56 Тираж 902Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна , 4

Фи.3