SU1667249A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к цифровой измерительной и вычислительной технике и может быть использовано дл  преобразовани  аналоговых величин в цифровые. Изобретение позвол ет повысить точность преобразовани . Это достигаетс  тем, что в аналого-цифровом преобразователе, содержащем аналоговый коммутатор 2, цифроаналоговый преобразователь 3, регистр 31 последовательного приближени , блок 11 сравнени , цифроаналоговый преобразователь 13, элемент И 17, вычислительный блок 22, блок 4 управлени , регистр 15, цифровой коммутатор 14, блок 16 посто нной пам ти, регистр 15 выполнен в виде регистра последовательного приближени , а также изменены св зи между блоками, что позвол ет повысить точность более чем в 3 раза. 2 з.п. ф-лы, 3 ил.

Description

Os

О

VJ ю

fc

Изобретение относитс  к цифроанало- говой измерительной и вычислительной тех нике и может быть использовано дл  преобразовани  аналоговых величин в цифро вые

Целью изобретени   вл етс  повыше ние точности

На фиг. 1 приведена функциональна схема устройства, на фиг 2 - функцио нальнэ  схема вычислительного блока на фиг 3 - функциональна  схема блока уп равлени 

Преобразователь (фиг 1) содержит вход 1, аналоговый коммутатор 2 цифроанало говый преобразователь 3 (ЦАП), блок 4 уп равлени  и регистр последовательною приближени  входы 5, 6 блока 4 упрнпле- ни , выходы 7, В 9, вход 10 блока 4 бло 11 сравнении, выходы 12 блока-4 цифро аналоговый преобразователь 13 (ЦАП) цифровой коммутатор 14 регистр 15 после довательногс приближени  блок 1C посто нной пам ти элемент И 17 выход 18 и вход 19 блока 4, адресный выходы 20 выход 21 блока 4, вычислительный блок 22 ВБ выхп ды 23 29, 30 блока 4, выходь. 32 устройства peincrp Ч последовательно1о ррибл е

НМЛ

Вычислительный блик (фиг 2) содержит блок 33 оперативной пам ти, блок 34 посю  нной пам ти цифровой коммутатор 15 арифметико-логический блок 36 (А Л Б) ре (истр 37

Блок управлени  содержит посто нное запоминающее устройство 38 (ПЗУ) пегист ры 39, 40

Цифроаналоговые преобразователи 3 13 должны быть выполнены на основе избы точных измерительных кодов

Количество адресных входов блока 16 выбираетс  из услови  возможности эдое- сации массива, содержащего m С-разр д- ных кодовых комбинаций

С 1одгт(1)

Количество адресных входов вычисли тельного блока К определ етс  по числу n + d адресуемых разр дов и вычисл етс  по формуле

К logz (n + d)(2)

Количество управл ющих влодов ьычис лительного блока 22 f зависит от реализа ции и типа элементов вход щих в вычислительный блок Если вычислитель ный блок выполнить согласно фиг 2 го чо личество f входов вычислительного блокз равно 7,

Устройств фучкциогнирует в дв,х режи мах. самолов, рки и непосредственного аналого-цифрового npeofipaJOPuien t np рекцией примем во тором прои

стьо функционирует аналогично известному устройству При этом происходит преобразование аналогового сигнала Авх в двоичный код с помощью всех блоков устройства

за исключением цифроаналогового преобразовател  3 регистра 31 и блока 16. Указанное преобразование осуществл етс  с учетом кодов Ki реальных значений весов разр дов цифроаналогового преобразова

тел  13 Результат преобразовани  К(АВх) формируетс  в регистре вычислительного бгока 22 по фсимуле

п + d К(АВ0- 2 G k (3)

„

где d c,{0 1} двоична  цифра результата

уравновешивани  Аьл сигналом Ак

Функционирование устройства в режи ме непосредственного преобразовани 

пеоиодимески прерываетс  режимом само поверки Частота перехода из режима в режим определи 1с  скоростью изменени  реальных значении и°сов разр дов основ ного цифроаналогорого преобразовател 

и зависит от стабильности параметров аналоговых узлов и изменени  внешних условии

Работа устро ютга Р режиме сэмопо- ьерки отличаетс  от итвесгного уст

о лчлва иным способом форг-.ировани  вспомогательного аналогового сигнала

Данный процесс осуществл етс  при помощи спедующих блоков регистра 15 блока 16 цифрового коммутатора 14, цифроанэлогового преобразовател  13 блока 11 эпемента 17 аналогового коммутатора 2 цифроаналогового преобразовател  3 и регистра З1 При этом иифроаналоговый преобразователь 13 должен содержать n + d

разр дов, о цифроаналоговый преобразователь 13 (пь т) разр дов В свою очередь в блок 16 на этапе изготовлени  должны быть записаны m rb-разр дных кодовых комбинаций кажда  из которых содержит только одну значащую единицу в группе корректиоуемых разр дов(1-м разр де)и не- скотько единиц в группе некорректируемых Разр дов а именно 12 I m m - 1 пв

Кы 0 0 1 0 х х

Рассмотрим работу устройства в режиме сэмоппверки (ОПС 4). Переход в режим самоповерки происходит при подаче отрицательного ,са на вход 5 блока 4

Режим самсповерки каждого 1-го разр да состоит И2 ipex этапов На первом эта пе производитс  формирование аналоговой пелич чы Аь, Второй этап зеключаетсч г г диропании чесами ЦАП 13 и формировании кодовой комбинации K| в регистре 37, На третьем этапе выполн етс  формирование кодовой комбинации к| , определение кода KI K - и запись его по адресу ADRi в блок 33.

В начале режима самоповерки I устанавливаетс  равным т. Номер старшего разр да, участвующего в кодировании 1-го разр да, устанавливаетс  равным (I + 1), Затем блок 4 производит сброс регистров 31,

15подачей серии синхроимпульсов на их входы 8 и 18 соответственно. Низкий уровень сигнала на входах 10, 19 блока 4 свидетельствует о том, что на всех выходах регистров 31, 15 установлены уровни логического О. Далее бпок 4 выдает отрицательный импульс на выходе 28, в результате чего производитс  сброс регистра 37. Сигнал низкого уровн  на выходе 7 блока 4 коммутирует выход ЦАП 3 на первый вход блока 11, а сигнал низкого уровн  на выходе 21 блока 4 коммутирует n + d выходы блока

16на n + d входы ЦАП 13.

На адресной шине блока 16 блок 4 формирует такой адрес, при котором на выход блока 16 выдаетс  кодова  комбинаци  Кы. Код Кы поступает на вход ЦАП 13, на выходе которого устанавливаетс  соответствующа  входному коду Кь, аналогова  величина Abj. Далее производитс  поразр дное уравновешивание аналоговой величины АЫ разр дами ЦАП 3 следующим образом. На первый вход регистра 31 подаетс  положительный импульс, по переднему фронту которого первый выход регистра 31 устанавливаетс  в состо ние логической 1, и на вход ЦАП 3 поступает кодова  комбинаци  100... О, а соответствующий ей аналоговый сигнал с выхода ЦАП 3 поступает на первый вход блока 11. Выходной сигнал блока 11 поступает на вход б блока 4. По низкому уровню этого сигнала принимаетс  решение о выключении первого разр да выходной шины регистра 31 и на его вход 9 блок 4 выдает сигнал низкого уровн . В противном случае на данный вход поступает уровень логической 1. По заднему фронту импульса на первом входе регистра 31 информаци  с его второго входа переписываетс  на первый вход, а следующий за ним выход переводитс  в состо ние логической 1. Далее устройство работает аналогичным образом. По окончании процесса поразр дного уравновешивани  аналоговой величины АЫ разр дами ЦАП 3 на выходе регистра 31 устанавливаетс  сигнал низкого уроан , который поступает на вход 10

блока 4. На выходе ЦАП 3 при этом устанавливаетс  требуемое значение вспомогательной величины АЫ. котора  поступает на первый вход блока 11.

После этого начинаетс  второй этап режима самоповерки. Блок 4 выдает сигнал 21, равный логической 1. При этом выходна  шина регистра 15 коммутируетс  на входы ЦАП 13. Далее блок 4 подает

(j - 1) импульсов на вход 18 регистра 15, предварительно подав на второй вход элемента 17 отрицательный сигнал. В результате на (J - 1) старших разр дах регистра 15 установ тс  уровни логического О, а

j-й разр д установитс  а состо ние логической 1. Далее блок 4 выдает положительный сигнал на выходе 12, который разрешает прохождение сигналов с выхода блока 11 на второй вход регистра 15. В процессе

уравновешивани  блок 4 анализирует состо ние выхода блока 11. Если сигнал на этом выходе положительный, то блок 4 формирует на выходах 30 адрес ADRj и подает сигнал низкого уровн  на блок 22.

Далее анализируетс  принадлежность J- го разр да к группе точных (j m) или неточных 0 гп) разр дов. При выполнении услови  j m блок 4 выдает сигнал низкого уровн  на выходе 26, по которому на вторые

входы АЛ Б 36 коммутируютс  выходы блока 33, и сигнал низкого уровн  на выходе 25, по которому информаци  из блока 33 считываетс  на вторые входы АЛ Б 36.

При J m блок 4 выдает сигнал высокого

уровн  на выходе 26, по которому на вторые входы АЛ Б 36 коммутируютс  выходы; блока 34.

После этого блок 4 выдает отрицательный импульс на выходе 27, по которому

происходит суммирование данных, присутствующих на первом и втором входах АЛ Б36. Далее блок 4 выдает сигнал высокого уровн  на выход 23, отключающий блок 33 и 34 от соответствующей группы

входов коммутатора 35. По переднему фронту сигнала на выходе 29 блока 3 информаци  с выходов АЛБ 36 переписываетс  в регистр 37.

По заднему фронту импульса на пораом

входе регистра 15 информаци  с его второго входа переписываетс  на J-й выход, а следующий за ним 0 + 1)-й выход переводитс  в состо ние логической 1. После этого производитс  увеличение номера разр да j на

1 и блок 4 переходит к анализу сигнала на входе 6. Далее процесс кодировани  АЫ происходит аналогично.

О конце второго этапа режима самоповерки свидетельствует сигнал низкого уровн  на входе 19 блока 4. По окончании этого этапа в регистре 37 хранитс  кодова  комбинаци  к|.

В начале третьего этапа производитс  сброс регистра 15 путем подачи на него серии синхроимпульсов до прихода отрицательного сигнала на выходе регистра 15.

Номер j устанавливаетс  равным номеру повер емого разр да I. Далее процесс кодировани  АЫ разр дами ЦАП 13 происходит аналогично описанному выше. Отличие состоит, во-первых, в том, что в процессе кодировани  принимает участие повер емый разр д, во-вторых, в том, что при включении определенного разр да код, соответствующий его весу, вычитаетс  из кодовой комбинации, запомненной в регистре 37 по окончании второго этапа режима самоповерки, исключение составл ет код веса повер емого разр да: его вес не вычитаетс  из результата, полученого при первом кодировании АЫ. Далее полученный код повер емого разр да

Ki K| - переписываетс  из регистра 37 в блок 33. Дл  этого блок 4 формирует на выходах 30 адрес  чейки блока 33, по которому будет занесен определенный код Ki. На выходах 23 и 24 блок 3 выдает сигналы низкого уровн  CS и WR соответственно , по которым кодова  комбинаци  заноситс  в блок 33.

На этом поверка 1-го разр да закончена и устройство переходит к поверке следующего (I - 1) разр да из группы грубых,

Рассмотрим работу устройства в режиме непосредственного преобразовани .

Блок 4 выдает сигнал высокого уровн  YI, поступающий на управл емый вход аналогового коммутатора 2 и коммутирующий вход 1 на первый вход блока 11 и сигнал высокого уровн  Уз, коммутирующий (n + d) выходов регистра 15 на входы цифроаналогового преобразовател  13. На выходе 12 блока 4 устанавливаетс  сигнал высокого уровн , разрешающий подачу выходных сигналов блока 11 на второй вход регистра 15. Сигнал Утз 0 на выходе 28 блока 4 производит сброс регистра 37 вычислительного блока 22. Далее блок 4 выполн ет сброс регистра 15 подачей серии синхроимпульсов на его второй вход. Сигнал низкого уровн  на входе 19 блока 4 свидетельствует о готовности регистра 15 к работе. На входы 30 блок 4 выставл ет адрес первого (старшего) разр да. Затем на второй вход регистра 15 поступает синхроимпульс с выхода 18 блока, по которому первый выход регистра 15 устанавливаетс  в состо ние логической 1 и на

выходы ЦАП 13 подаетс  кодова  комбинаци  100... О, а соответствующий ей аналоговый сигнал с выхода поступает на второй вход блока 11. Выходной сигнал блока 11

поступает на вход 6 блока 4 и на второй вход регистра 15. Низкий уровень этого сигнала выключает первый разр д цифро- аналогового преобразовател  13 при подаче синхроимпульса на первый вход

регистра 15, а его второй выход переводитс  в состо ние логической 1. По высокому уровню выходного сигнала блока 11 разр д цифроаналогового преобразовател  13 остаетс  включенным. На первых выходах 30 блока 4 устанавливаетс  адрес веса следующего разр да. Дальнейшее уравновешивание входного аналогового сигнала разр дами основного цифроаналогового преобразовател  происходит аналогично . Если в процессе кодировани  прин то решение о включении определенного разр да цифроаналогового преобразовател  13, то определ етс  принадлежность разр да к группе точных или грубь х разр дов и блок 4 выдает сигнал 26 низкого уровн , коммутирующий на вторые входы арифметико-логического блока 35 выходы блока 33 в случае, если разр д грубый, или сигнал 26 высокого уровн , коммутирующий выходы блока 34 в случае, если включивший разр д точный. В первом случае блок 4 выдает сигналы 23 (CS) и 25 (RD), во втором - 23. Далее блок 4 выдает сигнал 27 низкого уровн  на третий вход арифметико-логического блока 36, при этом выполн етс  суммирование 1-разр дных кодовых комбинаций, поступающих на вторые входы арифметико-логического блока 36. Управл ющий сигнал

29 фиксирует результат сложени  в регистре 37. О конце режима непосредственного преобразовани  свидетельствует сигнал низкого уровн  на входе 29 блока 4. При этом на выходах 32 находитс  кодова  комбинаци , соответствующа  входному аналоговому сигналу.

Claims (1)

1. Аналого-цифровой преобразователь,

содержащий аналоговый коммутатор, два цифроаналогопых преобразовател , цифровой коммутатор, регистр последовательного приближени , блок сравнени , блок посто нной пам ти, элемент И, вычислительный

блок, регистр, блок управлени , первый управл ющий вход которого  вл етс  управл ющей шиной, первый управл ющий выход соединен с входом управлени  ана лотового коммутатора, информационный вход которого  вл етс  входной шиной, а

диалоговый вход соединен с первого цифроанэлогового преобразовател , выход аналогового коммутатора (.осдинен с первым выходом Блока сравнени , втором вход которого соединен с выходам второго цифроэналогоиого преобразовател , а выход - с первым входом элемента И второй вход которого соединен с вторым управл ющим выходом блока управлени , а выход - с первым управл ющим входом регистра. третий управл ющий выхсд блока -/правлени  соединен с вторым управл ющие входом регистра, с четвертого по дес тый управл ющие выходы блока управлени  соединены соответственно с первого по седьмой управл ющими входами вычислительного блока, первые адресные выходы блока управлени  соединены с соответствующими адресными входьми Енчпслитель- ного блока, выходы которого  вл ютс  выходной шиной, входы блока посто нной пам ти соединены с соответствующими вторыми адресными выходами блока управлени , а выходы соединены с соответствующими первыми информационными входами цифрового комм/татора, управл ющий вход которого соединен с одиннадцатым управл ющим выходом блока управлени , двенадцатый и тринадцатый управл ющие выходы которого соединены соответственно с первым и вторым управл ющими входами регистра последовательного приближени , первые выходы которого соединены с соответствующими входами первого цифроаналогового преобразовател , отличающийс  тем, что, с целью повышени  точности преобразовани , регистр выполнен в виде второго регистра последовательного приближени , первый выход которого соединен с вторым управл ющим входом блока управлени ,вторые выходы - с соответствующими вторыми информационными входами цифрового коммутатора , выходы которого соединены с соответствующими входами второго цифро- аналогового преобразовател , второй выход первого регистра последовательного приближени  соединен с третьим управл ющим входом блока управлени , четвертый управл ющий вход которого соединен с выходом блока сравнени .

2, Преобразователь по п. 1, о т л и ч а га- ид и и с   тем, что вычислительный блок выполнен на блоке оперативной пам ти, блоке посто нной пам ти, цифровом коммутаторе , арифметико-логическом блоке и регистре, выходы которого соединены с соответствующими первыми пходами блока оперативной пам ти и арифметико-логического блока и  вл ютс  выходами блока, первые регистра соединены с соот- ветстаующим выходами арифметико-логического блока, вторые входы которых соединены с соответствующими выходами цифрового коммутатора, перва  и втора  группы входов которого соединены с соответствующими выходами блока оперативной пам ти и блока посто нной пам ти, первые входы которого обьединены соответственно с вторыми входами блока оперативной пам ти и  вл ютс  адресными входами блока, второй вход блока посто нной пам ти объединен с третьим входом блока оперативной пам ти и  вл етс  первым управл ющим входом блока, нетвер)Ый и п тый входы блока оперативной пам ти, вход цифрового коммутатора. второй вход арифметико-логического блока , второй и третий входы регистра  вл ютс  соответственно вторым, третьим, четвертым, п тым, шестым и седьмым управл ющими входами блока.

3 Преобразователь по п. 1, о т л и ч а ю- щ и и с   тем, что блок управлени  выполнен на посто нном запоминающем устройстве , двух регистрах и генераторе импульсов , управл ющий вход которого объединен с входом установки первого регистра и  вл етс  первым управл ющим входом блока, инверсный и пр мой выходы генератора импульсов соединены соответственно с синхронизирующими входами второго и первого регистров, информационные входы первого и второго регистров соединены с соответствующими выходами посто ного запоминающего устройства, выходы первого регистра соединены с соответствующими первыми входами посто нного запоминающего устройства, второй, третий и четвертый входы которого  вл ютс  соответственно четвертым, третьим и вторымулравл ющими входами блока, первый, второй, третий, четвертый.п тый, шестой, седьмой, восьмой, дев тый, дес тый, одиннадцатый , двенадцатый и тринадцатый выходы второго регистра  вл ютс  соответственно первым, двенадцатым, тринадцатым , вторым, третьим, одиннадцатым, четвертым, п тым, шестым, седьмым, восьмым , дев тым и дес тым выходами второго регистра, первые и вторые выходы

второго регистра  вл ютс  соответствующими первыми и вторыми адресными выходами блока.