SU399061A1 - Параллельно-последовательный трехтактный аналого-цифровой преобразователь - Google Patents

Description

1

Изобретение относитс  к области техии-ки, занимающейс  вопросами создайш  быстродействующих преобразователей «аналог-код с повьпиенной гибкостью их структуры дл  улраВл ющих выччгслительных л-тшиИ.

Известен параллельно - последователы ын трехтактный аналого-цифровой преобразователь , содержащий регист ры nepiBoro и второго тактов, вьшолиенные в виде реверсиВ 1ых счетчиков с логиче:ОК1 Л1и охема ми залиен кода на входах, преобразователь считывани  с регистрам третьего , цифро-а-налоговый преобраз-ователь с дополнительныл разр дом, ИМеюП1ИМ cxecviy «И на входе и блок управлени .

А)1алого-цифровые преобразователи устройств св зи с объектом дл  ущравл ющих вычислительных машин, помимо высокото быстроаеЙ€Т1ви  (что требуетс  в св зи с наличием нходчюго многоканального коммутатора), доЛЖНы обладать таКже гибкой структурой, обеспечивающей не/околько режимов преобразова1 и , вьшолн амых с различа1Ы Ми скоростью и точностью. Последнее объ сн етс  тем, что дл  некоторых груп  датчи1ков более важиы1м  вл етс  скорость преобразовани  при меньшей точности, а дл  других групп датчиков - Наоборот. При этом желательно, а иногда и необходимо, обеспечить эти режимы ра-боты с помощью одного аналого-цифрового преобразовател  (АЦП).

Предложенное устройство от известного отличаетс  тем, что, с целью расширени  функциональных возможностей, в него введен логический блок, подключенный к в.ходаьм цифроа5 алогового преобразовател , соответствующим разр дам регистра второго та1кта, }i содержащий .3 каждом разр де две схемы «И, выходы которых подключены ко входу схемы «ИЛИ. Первый вход первой схе.мы «И соеа 1нен с единичным выходом соответствующего разр да регистра второго такта и с первым входом второй схе.мы «И более старшего разр да , вторые входы первых и вторых схем «И всех разр дов подключены к д/вум выходам блока упра1злеии , третий выход которого соединен с первым входо-м второй схемы «И самого младшего разр да логического блока. Вхсиы схемы «И долол-нительного разр да цифро-аналогового преобразовател  соответстBeiHHO соединены со вторыми входами вторых схем «И логического блока и единичным вы .40дом старшего разр да ретистра второго такта , кроме этого, логическа  cxeaia заюий) кода во второй старший разр д регистра второго такта выполнена на четырех схемах «И, причем выходы первой и второй, а также третьей 11 четвертой, из которых попарно через схемы «ИЛИ подключены соответственно к единичному и нулевому входам этого разр да. Первый и второй входы первой хесмы «И соедниены соотве;гст1кмп10 с едли. иыхо.юм второго старшгго разр да регистра третьего такта и miM-ioii записи регастра второго та1кта, первые входы второй л третьей схем «И соединены со вторы1ми входадп вторых схс-м «И лог1:чс01 ого б/ижа, вторые входы перЗых схем «И которого соед1 Не,чы с первы-ми входам) четвертой схемы «И, второй вход последией и jsropoii схемы «И соединены с шиной гашении perucTipa второго га.кта, а второй вход третьей схемы «И соедкне:- с ши-ной записи pcг :чтpa перв-ого та.кга.

Схема предлагаемого иреобраасаагсл  пока за:-1 а на чертеже.

В преО.оразОвателе возможно вы полие1.ие .нескольких режнмав нреооразовасн-и . Ха.рактерны две pai3HQBHjJ 0CTji эт1г режидюв: : ыполнбкпе преобразовани  с тактами аналог0:вой коррекции и выполнение преобразовани  без тактов аналого-вой коррекции ( с перекрытием Шкал).

Перва  разновидность обш,еизвестна, она требует выпол} ени  регистров в виде реверси1Вных счегчисдав. Втора  раз1 овидность осуш ,ествл етс  путел создани  даполнвтельиого смещс1;1и  }1равней сравивнн  Bicex cpa-BinnBaioщих усгрюкст.в в прео бразоаателе очитьгвани  на по.товнну во тактах преОбразовани , кро.;е поСледнего.

Работу преобразовател  рассмотрим на примере вынолненн  второй разновидности.

Перед началом преобразоса-ни  в режн.ме с перекрытиам иихал в блоке упраюлен   1 на выходе 2 формнруетс  сигнал, характеризуюШ .ИЙ эту раэ1;с1;5нд;ность преОбразоваии , а также вырабатываютс  им-пульсы у|Стано(В1КИ всех pernicTpciB в нсхсдНОе состо ние. Ло-гИчеСка  схеМа залиси и-пформации в регистр 3 второго та:кта дл  сторого старшего разр да 4 выполнена , в отличие от других разр дов этого регистр .а, на четьфех схемах «PI и двух схемах «ПЛИ.

В расс.м;ггр ::паемо,Л1 релОНме дл  разр .да 4 исходны1М Состо ние м жвл етю  состо ние «1, в которое он стаНа ливает ; через схемы «И о и «ПЛП 6. Выходы peiHCTpa 3 иодклю-чаюто  ко вхоД-iiM инфро-а:нал.огавого преобразовател  7 через вновь иведепный ЛОгичеокий блок 8, который и;меет дл  .кааддого разр да две схе.мы «И 9, объедишеилые выходам н в схему «ИЛП 10. При этом первый вход первой с.хе.мы «П в каждо.м разр де этого блока со-едннеи с единич1ным выходом соответствующего разр да регистра BTOpOtro и с HeipBbiiM входам агорой схемы «И соседнего старшего разр да этого блака. Вторые входы первых и .вторых схем «И всех разр дов соответственно объединены в общие п.ервый н второй входы блока и соединены с двум  выхоца-мн блока упра1вленн . При работе преобразовател  в режиме с такта1ми а,налого1вой коррекции выходы регистра 3 иодключаютс  к ЦАП через первые (лавые) схемы «П 9, а во втор01М режиме-через вторые (правые) схемы «П 9. Поэтому дл  рассматриваемого случа  выход

разр да 4 подключаетс  к ЦАП через старший узел 11 блока 8, выход старшего разр да 12 воздей1ствует ла блок 7 через схему «11 13, т. е. на вход дополиителыного разр да ПАП. младший узел 14 блака 8 управл етс  не от регистра 3, а с выхода /5блока -Пра1Влени  /.

laiKMiM образом перед выполиение/м первого таКта преоб разова«и  на выходе 16 ЦАП уютанавлива-этс  сигнал обратной да зи, по величине эквивалентный поло1вине веса младшего разр да 17 регистра 18 первого такта. Это приводит к иокуоствен.ному уменьшен-ию сигнала , преобразуамо-го преобразователем считывани  19, TaiK как ээдвивалентою сментеиню уровней сравнени  всех аравнн1вающих устройств .на веладчи-ну иолоа;1ны кванта. Последнее вмосте с наличн.е1м  е.ре-крытц  шкал между сосед1ии.ми та1лтам 1, выноли емого с помощью дапол.нительиого разр да ЦАП, позвол ет Н1оключить из ироцесса преобразов анн  такты а-иалоговой коррекции, за.ме1НИ|.ч irx эдннм Ta KTOiM цифровой корре.кцнн в конце посл.гинего преобразо вани .

Код первого такта иреобразованн  сигнала .етс  в регистр 20 третьего , а затем через схемы «И бло.ка вентиле 21 нереп; сы1в ,ает|с  в регистр 18 лер:вого тайта сигналом с выхода 22 блока 1, которым производитс  также гашение разр да 4 регистра 5 через введенные схемы «И 23 и «ПЛП 24. С/едует также заметить, что в блоке 19 .счнты15анне иараллелыюго унитарного кода с выходов сравнивающих устройств и его преобр.азование в Двоич ный выполн етс  гюр.азр .дно, начина  со стар1него разр да. Поэтому выхо.ды 20 соединены с входами блока 19. Это позвол ет простейн1.М|М путем устранить неоднозначносгь считывани  унитарного .кода, что значительно павыш-ает достоверность ре.т льтата ;(;1алого-цн(|1ровото преобразов.али .

Аналогично вьшолн етс  второй raiKT иреобразовалн , перед на-чалом которого производитс  гашение регистра 20 и вырабатываетс  сигнал на выходе 15 блока /, в.ключающий через узел 14 бл.о.к.а 8 са.мый младлгнй разр д ЦАП. В результате этого на выходе 16 ЦАП формируетс  сигнал обратной св зи, Э.лви-вал .ентный 1саду регистра 18, с добавлением ноловины кванта дл  второго такта преооразовани . По аколь ку сигнал обратной св зи вычитаетс  в нреооразователе 19 от преобразуе .мого сигнала 25, то считывание во втором такте выполн етс  также при смещении уров.ней сравнени  всех сравнивающих устройств на величину половины мваита.

Код результата второго такта иреобразовани  иереннсьиваетс  из регистра 20 в регистр сигнало.м с выхода 26 блока /. Одиовременно с этн1М выключаетс  сигнал н;; 1 ыходе 15 блока /.

Перед выполнение третьего такта преобразо .в. производитс  гашение регистра 20. Считьрвание в такте выполн етс  безомешен   уровней сра/влени . Результат счнтыванн  записываетс  в регистр 20.

FIoaKOvibKy в раюоматриваемо.м режиме п реобразавани  вес младшего разр да регистра первого тЯКта равен весу старшего разр да регйст.ра такта и вес младшего разр да последнего равен весу старшего разр да регистра третьего такта, после окончани  третьего таКта преобразоваНи  выполн етс  TaiKT цифровой коррекции. Он заключаетс  в там, что на выходе 27 блока / формируетс  силнал, цо1ступающий на входы схем «И 28, УШрлвл емые по вторым входаМ выходами старших разр до.в регистров второго и третьего тактов. При наличии «1 в этих разр дах указанный сигнал проходит через схемы «ИЛИ 29 на счетные входы регистров перлого и второго тактов, увеличива  содержимое каждого ИЗ них «а единицу.

Общим кодом результата преобразовани   вл етс  код, ан 1мае1Мый после такта цифровой кор|р9киии с выходов регистров 18, 3 и 20 за исключением самых старших разр дов регистров 5 и 20.

Схемы «И 30 и 31 введены дл  установки разр да 4 регистра 3 при работе .преобразовател  в режиме с такта1 га аиалоговой коррекции .

Каждый из выполн емых режимов в предла-гаемоМ преобразователе может заканчлватыс  также и на второ м такте. В этом случае дл  преобразовател , в котором формируютс , например, три двоичных разр да за один такт, возможны следуюшие, имеюшие практическое значение, разновидности преобразований: дев тиразр дное лрео бразование, выполн емое за три та.кта в первом режиме-)1аилз«1ша  точность при наименьшей скорости, так КНК могут быть два такта неналоговой коррекции; семиразр дное преобразование, выполн емое за три такта во второсм режиме - скорость преобразовани  выше, чем у предыдущей разиовидности; шестиразр дное .преобразование , выполн емое за два такта в перво-м режиме,-юредн   скорость преобразовани  может оказатыс  несколько выше, чем у второй раз«о1видно1сти, поскольку та:кт аналоговой коррекции может отсутствовать дл  целого р да преобразований; и п тиразр дное преобразование , выполн е мое за два такта во втором режиме,-наибольша  скорость преобра .зовани  при наименьшей точности.

G П р с л м с т 1 3 о б р е т е н л  

Ппраллельио-последовательный трехтактный аиалог10-Ц1гфровой преобразователь, содержащий регистры первого и второго тактов, выполненные в п.чде ре(ВбрсиБиых счетчиков с логичеокИ Мн схемами записи кода на входах, преобразователь считывани  с регистро-м третьего тшкта, цифро-аналоговый преобразо0 ватель с дополнительным разр дом, имеющим схему «И па входе и блок управлени , отличающийс  тем. что, с целью расншпрени  функциональных возможностей, в него введен логический блок, подключенный к входам цифроаналогового преобразовател , соответствующим разп аа м регистра второго таКта, и содержащий в каждом разр де две схемы «И, выходы которых подключены ко входу схемы «ИЛИ, при ЭТ01М первый вход первой схемы

0 «И соединен с eдинlичнь r выходом соответствующего разр да регистра второго такта и с первым входоМ второй схемы «И более старшего разр да, вторые входы первых ишторых схем «T-i всех разр дов подключены к

5 двум вы.ходам блока управлени , третий выход которого соединен с первым входом второй схемы «И самого младшего разр да логического блока, входы схемы «И дололнительного разр да цифро-аналогового преобразовател  соответственно соединены со вторыми входа1ми вторых схем «И логического блока и единичным выходом старщего разр да регистра второго такта, кроме этого, логическа  схема за1писл кода во второй старщий разр д ре5 гистра второго такта выполнена на четырех схемах «РЬ, причем выходы пер(вой и второй, а также третьей и четвертой из которых попарно через схемы «ИЛИ подключены соответственно к единичному и нулевО.му входам

0 этого разр да, а первый и второй входы первой схемы «И соединены соответственно с единичным выходом второго старшего разр да регистра третьего такта и шиной затиси регистра второго такта, первые входы второй )

5 третьей схем «И соединены со вторыми входа ми вторых схем «И логического блока, вторые в.ходы нервых схем «И которого соединены с первыми входами четвертой схемы «И, второй вход последней и второй схемы «PI

0 соединены с шиной гашени  региотра второго такта, а второй вход третьей схемы «И соединен с шиной записи регистра первого такта.