SU385392A1 - Аналого-цифровой преобразовательu..би&--^-- - Google Patents
Аналого-цифровой преобразовательu..би&--^--Info
- Publication number
- SU385392A1 SU385392A1 SU1627722A SU1627722A SU385392A1 SU 385392 A1 SU385392 A1 SU 385392A1 SU 1627722 A SU1627722 A SU 1627722A SU 1627722 A SU1627722 A SU 1627722A SU 385392 A1 SU385392 A1 SU 385392A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- inputs
- additional
- trigger
- circuit
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
1
Изобретение относитс к цифровой вычислительной технике, в частност1И к устройствам дл св зи между цифровыми и аналоговыми вычислительными системамН.
Известны аналого-цифровые преобразователи , содержащие блоки компараторов, делитель напр жени , кодирующую матрицу, регистр кода со схемами «И линейно-декодирующий преобразователь, реверсивно-сдвигающий регистр и генератор тактов.
Цель изобретени - улучщение защиты от импульсных помех.
В предлагаемый преобразователь введены дополнительные компа1раторы, дополнительные схемы «И, «ИЛИ, дополнительный л :нейно-декодирующий цреобразователь, причем выходы дополнительных схем «И, управл ющие сдвигом реверсивно-сдвигающего регистр а , подключены к нулевым входам триггеров регистра кода; одни входы одной группы дополнительных схем «И подключены к выходу первой схемы «ИЛИ, входы которой соединены с нулевым входом первого и единичным выходом второго дополнительного компаратора; одни входы другой группы дополнительных схем «И подключены к выходу схемы «И, входы которой соединены с единичным выходом первого и нулевым выходом второго дополнительного компаратора; вторые входы первой и второй групп дополнительных схем
«И подключены к выходам соответствующих триггеров реверсивно-сдвигающего регистра; входы дополнительных схем «ИЛИ, управл ющих дополнительным линейно-декодирующим преобразователем, соединены с выходами триггеров регистра кода и реверсивно-сдвигающего регистра; вход первого дополнительного компаратора соединен с выходом линейно-декодирующего преобразовател ; вход второго дополнительного компаратора подключен к выходу дополнительного линейно-декодирующего преобразовател .
На чертеже приведена блок-схема предлагаемого п реобразовател .
Преобразователь состоит из основного линейно-декодирующего преобразовател (ЛДП) /, блока 2, содержащего набор компараторов, делитель напр жени и кодирующую матрицу , репистра кода, содержащего триггеры , 4.,4„, 5 --5ii, логическ|их схем «И , 7, -7,„ (Srt, управл ющих записью сигналов из кодирующей матрицы в регистры кода; реверсивно-сдвигающего регистра (РСР), содерж ащего триггеры 9-12, логических схем «И 13-17, управл ющих сдвигом РСР вправо и влево, и двух дополнительных компараторов 18, 19 с логическими схемами «И 20 и «ИЛИ 2J. В состав устройства вход т также дополнительный ЛДП 22, управл емый логическими схемами «ИЛИ
23i-23n, , 25,25„, триггер 26, управл ющий триггер 27, генератор тактовых импульсов 28 и две логические схемы «И 29 и 30.
Выход ЛДП 1 соединен с делителем н,апр жени блока 2 и с дополнительным компаратором 19. Выход ЛДП 22 соединен со входом компаратора 18. На втарые входы компараторов 18 п 19 подаетс входное напр жение Ux.
Выходы кодирующей матрицы блока 2 соединены со входами логических схем «И ,,/1 - 7,„ §1-б/г, управл ющих записью числа в регистр кода.
К единичным входам первых трех триггеров 9-11 РСР подсоединены соответственно выходы логических схем «И 13-15, управл ющих сдвигом РСР влево, а начина с триггера 11 к единичным входам его и последующих триггеров подсоединены выходы логаческих схем «И 16, 17, управл ющих сдвигом РСР вправо.
Первые входы логических схем «И 13- ,15 подсоединены к выходу схемы «ИЛИ 21, входы которой подключены к единичному выходу компаратора 18 и нулевому выходу компаратора 19.
Аналогично первые входы логических схем «И 16, 17 подключены к выходу схемы «И 20, входы которой соединены с нулевым выходом компаратора 18 и единичным выходом компаратора 19.
Вторые входы логичесюих схем «И 13-15 подключены к единичным выходам триггеров 10-12 соответственно, вторые входы логических схем «И 16 т 17 - к единичным выходам триггеров 10 И 11 соответственно. Выходы логических схем «ИЛИ ,,, , 25i-25„, соединены со входами дополйительного ЛДП 22. Входы схем «ИЛИ 25j-23„, соответствующие первому разр ду ЛДП 22, соединены с выходами соответствующих триггеров 5,-3„ регистра кода и с выходом триггера 9. Входы схем «ИЛИ 24i-24„ соединены с выходами соответствующих триггеров 4i-4„ регистра кода и с выходами триггеров 9 и 10 РСР, входы схем «ИЛИ 25i-25„ - с выходами соответствующих тр1Ипгеров51--5„ реги:стра «ада и с выходами TipHirrepOB Р-:/1/РСР.
Выхоиы трИ1Лгер01Б 9-// подключены ко входу блока 2.
Предлагаемый преобразователь работает в двух режимах -- при отсутствии и при наличии на входе импульсных помех.
1) Режим отсутстви импульсных помех, i . При подаче на чклемму / си:гнала «пуск преобразователь уста авливаетс в исходное состо ние, при котором триггеры 3i-3„, , 5j-5п регистра кода и триггеры 10, 11, J2, 26 реверсивно-сдвигающего регистра наход тс в состо нии «О, а триггер 9 РСР и управл ющий триггер 27 - в состо нии «Ь. При этом с выхода «1 триггера 9 на один из входов лопических схем «И i-(5„, управл ющих записью сигналов с кодирующей матрицы в триггеры первого разр да регистра кода, подаетс разрешающий потенциал. ОдHOBpeMCiiHO этот же потенциал подаетс на делитель напр жени блока 2 и дополнительный ЛДТ 22, благодар чему на выходах делител наюр жени фор,М1Ируетс эталонное напр жение дл основной группы компараторов , а на выходе дополнительного ЛДП 22
формируетс эталонное напр жение Uaz Umax (Umax - предел измерени ).
Но так как с выходов «1 триггеров регистра кода 1-3,1, 1-4„, 5i-5„ поданы на ЛДП / запирающие потенциалы, на выходе
ЛДП формируетс эталонное напр жение
/э О.
С выхода «1 триггера 27 разрещающее напр жение поступает также на вход схемы «И 29, на второй вход которой подаютс сигналы тактового генератора 28.
С выхода «О триггера 26 разрешающий потенциал поступает на вход «О триггера 9 РСР.
5 Так как на входы компараторов блока 2 и .дополнительных компараторов 18 и 19 поданы соответствующие эталонные напр жени с ЛДП / и 22, то на выходе гкодирующей матрицы блока 2 по вл етс код того интервала .J диапазона измер емых напр жений, в котором находитс измер емое напр жение.
Первый импульс тактового генератора 28 через схему «И 29 (при наличии разрешающего потенциала триггера 27) переводит тригзд гер 26 в единичное состо ние. При этом сигнал с выхода «О триггера 26 переводит триггер 9 во второе устойчивое состо ние. Сигнал с его выхода обеспечивает запись кода из кодирующей матрицы в первый разр д регистра 0 кода, а также переводит триггер 10 во второе устойчивое состо ние, в результате чего на выходе ЛДП 1 формируетс эталонное напр жение , соответствующее цифровому значению первого разр да, которое затем подает5 с на второй вход компаратора 19 и на смещение делител напр жени в блоке 2.
На входы делител напр жени блока 2 подаетс разрешающий потенциал с выхода триггера 10- при этом на выходе делител 0 напр жени формируетс эталонное напр жепие дл компараторов блока 2, соответствующее второму такту работы комбинированного преобразовател .
На входы логических схем «ИЛИ 55 23i -f 23fi подаютс разрешающие потенциалы , соответствующие коду первого разр да, записанному в триггеры 3i-Зп регистра кода. На входы логических схем «ИЛИ 24i-24,,, 25,-25п подаетс разрешающий побо тенциал с выхода триггера W РСР, в резуль-. тате чего на выходе ЛДП 22 формируетс
aiH-l rr эталонное напр жение Umax, где
oi .- значение первого, разр да, полученного.
65 .ни пёрвом шаге;
bi - вес первого разр да. Напр жение с выхода ЛДП 22 подаетс на эталонный вход дополнительного компаратора 18. Разрешающий потенциал с выхода триггера W подаетс также на входы лолических схем «И . После подачи эталонных напр жений на все входы компараторов блока 2 и дополнительных компараторов 18 и 19 на выходе кодирующей мат|рицы блока 2 формируютс кодовые сигналы второго разр да кода , которые поступают на входы логических схем «И ,,, , 5,. На выходе дополнительной логической схемы «ИЛИ 21 оказываетс зашрающии потенциал дл схем «И 13-15 РСР (при отсутствии импульсных помех на входе). Компаратор 19, сравнивающий напр жение --i. QJ (, и находитс в еди«ич«ом соСТОЯНИИ , так как на первом такте И больше эталонного напр жени а.; компаратор 18 - в нулевом состо нии, так как на нервом такте (а, + 1) бчС выхода дополн тельной схемы «И 20 разрешающий потенциал подаетс на схемы «И 16, 17 и 30, удравл ющие сдвигами РСР вправо, с выхода триггера 10 - на входы схем «И 13, 16. Второй Импульс с тактового генератора 28 через схему «И 29 переводит триггер 26 в «О. Импульсы с выхода триггера 26 поступают на нулевые входы триггеров 10, 12 РСР, Триггер 10 переходит в «О, а триггер 12 остаетс в состо нии «О. При этом импульс с выхода триггера 10 записывает соответствующие сигналы 02 из кодовой матрицы блока 2 через схемы «И 7,-7„ в триггеры второго разр да регистра кода. Импульс с Выхода триггера 10 не проход т через схему «И 13 на единичный вход триггера 9, так как на второй вход схемы «И 13 подан запирающий потенциал с выхода схемы «ИЛИ 21. По этой же причине не происходит сдвига единицы влево в РСР. Импульс с выхода триггера 10 проходит через логическую схему «И 16 на единичный вход триггера 11, перевод последний в состо ние «1. На этом заканчиваетс второй такт работы устройства. В дальнейшем преобразователь работает так же, как на первом и втором тактах. 2) Режим наличи импульсных помех. Рассмот рим случай, когда импульсна помеха по вл етс на втором такте работы преобразовател . Если импульсна помеха отрицательной пол рности, напр жение U + ( - амплиту .-г 7 тпп . да помехи) может оытьменьше и,,, положительной если помеха пол рности - (-1 + 1). больше U,, в этом случае либо с нулевого выхода дополнительного компаратора 19, либо с единичного выхода дополнительного компаратора /5 на входы дополнительной схемы «ИЛИ 21 подаетс разрешающее напр жение, а на входы схемы «И 20 - запирающие напр жени с выходов обоих компараторов. С выхода схемы «ИЛИ 21 подаетс разрешающее напр жение на схемы «И 13-15, а с выхода схемы «И 20 - запирающий потенвиал «а схемы «И 15, 16, 30. „ Второй импульс с выхода тактового генератора 28 через схему «И 29 и триггер 26 переводит триггер 10 в состо ние «О. Импульс с выхода триггера 10 поступает на схемы «И 13, 16, а так как на один из входов схемы «И 13 подан разрешающий потенциал с выхода схемы «ИЛИ 21, а на один из входов схемы «И 16 - запрещающий потенциал с выхода схемы «И 20, на выходе схемы «И 13 по вл етс сигнал, который поступает на единичный вход триггера 9 РСР и на нулевые входы триггерОБ 3i-5„ первого разр да регистра кода. Схема возвращаетс в состо ние первого такта. Далее работа схемы протекает аналогично. Оцифровка первого разр да считаетс законченной , если во втором такте по вл етс разрешающий потенциал на выходе схемы «И 20, а запрещающий - на выходе схемы «ИЛИ 21 н происходит сдвиг вправо. Оцифровка последнего разр да будет закончена тогда, когда на выходе схемы «И 30 по витс снтнал, который переведет управл ющий триггер 27 в нулевое состо ние. Предмет изобретени Аналого-цифровой преоб-разователь, содержащий блоки компараторов, делитель напр жени , кодирующую матрицу, регистр кода -о схемами «И, линейно-декодирующий преобразователь , реверсивно-сдвигающий регистр и генератор тактов, отличающийс тем, что, с целью улучшени защиты уст ройства от импульсных помех, в него введены дополнительные компараторы, дополнительные схемы «И, «ИЛИ, иостоднительный линейно-аекодирующий преобразователь, причем выходы дополнительных схем «И, управл ющие сдвигом реверсивно-сдвигающего регистра, подключеты к нулевым входам триггеров регистра кода , одни входы одной группы дополнительных схем «И подключены к выходу первой схемы «ИЛИ, входы которой соединены с нулевым выходом первого и единичным выходом второго дополнительного компаратора, одни входы другой группы дополнительных схем «И подключены к выходу схемы «И, входы которой .соединены с единичным выходом первого и нзлевым выходом второго дополнительнего компаратора; вторые входы первой и второй групп дополнительных схем «И подключены к выходам соответствуюпдих триггеров реверсивно-сдв гающего регистра; входы дополнительных схем «ИЛИ, управл ющих дополнительным линейно-декодирующим преобразователем , соединены с выходами триггеров регистра кода и ревероивио-сдвигаюп его регистра; вход лервото дополнительного компаратора соединен с выходом линейнодекодирующего преобразовател , вход второго дополиительного KOMioaipaTOipa (подключен к выходу дополнительного линейно-декодирующего преобразовател .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1627722A SU385392A1 (ru) | 1971-02-18 | 1971-02-18 | Аналого-цифровой преобразовательu..би&--^-- |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1627722A SU385392A1 (ru) | 1971-02-18 | 1971-02-18 | Аналого-цифровой преобразовательu..би&--^-- |
Publications (1)
Publication Number | Publication Date |
---|---|
SU385392A1 true SU385392A1 (ru) | 1973-05-29 |
Family
ID=20467353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1627722A SU385392A1 (ru) | 1971-02-18 | 1971-02-18 | Аналого-цифровой преобразовательu..би&--^-- |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU385392A1 (ru) |
-
1971
- 1971-02-18 SU SU1627722A patent/SU385392A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU385392A1 (ru) | Аналого-цифровой преобразовательu..би&--^-- | |
JPS5841691B2 (ja) | ヒセンケイパルスフゴウヘンチヨウシンゴウノ デイジタルシヨリカイロモウ | |
GB1467474A (en) | Coder-decoder for a time division multiplex communication system | |
SU399061A1 (ru) | Параллельно-последовательный трехтактный аналого-цифровой преобразователь | |
SU383042A1 (ru) | Формирователь кодовых комбинаций | |
RU2038694C1 (ru) | Аналого-цифровой преобразователь | |
SU1236608A1 (ru) | Веро тностный преобразователь аналог-код | |
SU807492A1 (ru) | Троичный реверсивный -разр дныйСчЕТчиК иМпульСОВ | |
SU458096A1 (ru) | Преобразователь код-напр жение | |
SU1023334A2 (ru) | Устройство дл контрол параллельного двоичного кода на четность | |
SU1298921A1 (ru) | Преобразователь код-временной интервал | |
SU1311021A1 (ru) | Аналого-цифровой преобразователь с самоконтролем | |
SU429524A1 (ru) | Аналого-цифровой преобразователь считывания | |
SU501493A1 (ru) | Регистр электронной автоматической телефонной станции | |
SU993245A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU1086424A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный и обратно | |
SU678675A1 (ru) | Двоичный п-разр дный счетчик импульсов | |
SU1439745A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU744544A1 (ru) | Устройство дл преобразовани кодов | |
SU1179533A1 (ru) | Аналого-цифровой преобразователь | |
SU445144A1 (ru) | Преобразователь двоичного кода во временной интервал | |
SU493022A1 (ru) | Дешифратор | |
SU363202A1 (ru) | Уо:;союзная | |
SU554626A2 (ru) | Устройство дл декодировани циклических кодов | |
SU744607A1 (ru) | Стохастический интегратор |