SU554626A2 - Устройство дл декодировани циклических кодов - Google Patents

Description

ни  подключен к входу «сброс распределител  8 тактов через первый элемент 4 И, к второму входу последнего подключен выход дополнительного триггера 2, один его вход соединен с входом «Сброс распределител  8 тактов, а другой вход - с соответствуюш;им выходом реверсивного счетчика 1, к входу записи которого подключен выход считывающего триггера 9 через второй элемент И 5, к двум другим входам этого элемента подключены соответствующие выходы распределител  8 тактов и распределител  10 импульсов, а вход считывани  реверсивного счетчика 1 соединен с входом разрешени  исполнени  команд блока 11 совпадени  через третий элемент И 6, к другому входу которого подключен нулевой выход реверсивного счетчика 1 через элемент НЕ 3. Кроме того, устройство дл  декодировани  циклических кодов содержит блок 12 фазировани , делитель 13, элемент 14 И, регистр 15 сдвига, элементы ИЛИ 16 и 17, блок 18 вы влени  ощибок, элементы И 19, 20 и 21, элемент ИЛИ 22, триггер 23, схему И 24.

Устройство дл  декодировани  циклических кодов работает следующим образом.

На вход устройства поступает информаци  в виде непрерывной последовательности кодовых комбинаций и комбинаций циклового фазировани . Указанные информационные и цикловые комбинации поступают на вход блока 12 фазировани  и через схему И 14 - на вход регистра 15 сдвига. После дещифрировани  кодовой комбинации циклового фазировани  на щицу «Сброс распределител  8 с выхода блока 7 через элемент И 4 поступает сигнал начальной установки. Одновременно этот же сигнал поступает на вход триггера 2, который переводитс  в другое состо ние и сигналом с своего выхода запрещает повторное фазирование распределител  8. После проверки блоком 18, схемой ИЛИ 19 и триггером 23 записанной в регистре 15 кодовой комбинации на соответствие закону кодопреобразовани , а также преобразовани  результата проверки элементами И 20 и 21 элементом ИЛИ 22 в соответствии со значени ми коэффициентов преобразующего полинома, заданных потенциалами на входах элементов Р1ЛИ 16 и 17, с выхода триггера 9 через элемент 11 поступает сигнал разрешени  исполнени  кодовой комбинации , котора  затем считываетс  через схему И 24.

Совпадение момента считывани  определ етс  положени ми делител  13 блока 12 и распределител  10. При соответствии цикловых фаз декодирующего устройства и поступающей на его вход информации сигнал разрещени  исполнени  с выхода элемента 11 подаетс  на считывающий вход счетчика 1 через элемент 6 И, на второй вход которого поступает сигнал запрета с выхода элемента НЕ 3, в реззльтате счетчик 1 удерживаетс  ъ нулевом положении.

При неправильной цикловой фазе с выхода триггера 9 через элемент И 5 на записывающий вход счетчика 1 поступают сигналы обнаружени  ошибок. При накоплении определенного числа ошибок с выхода счетчика 1

на вход триггера 2 поступает импульс, который переводит его в другое состо ние, что, в свою очередь, приводит к тому, что со второго входа элемента И 4 снимаетс  сигнал запрета повторного фазировани . После приема очередной комбинации циклового фазировани  с выхода блока 7 через элемент И 4 на вход «Сброс распределител  8 подаетс  сигнал повторной его установки в исходное состо ние , а сигнал запрета с выхода триггера 2 подаетс  на вход элемента И 4, запреща  ложное фазирование распределител  8.

Claims (1)

1. Авторское свидетельство СССР № 317066,

М. Кл.2 G 06F 11/10, 1969, (прототип).

Вход

Вб1ход