SU1236608A1 - Веро тностный преобразователь аналог-код - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в измерительных системах и измерительно-вычислительных комплексах . Изобретение позвол ет расширить функциональные возможности устройства и повысить его точность за счет введени  в устройство, содержащее элемент запрета, первый цифро- аналоговый преобразователь, элемент И, первый триггер, первый и второй счетчики импульсов, блок элементов И, дешифратор, первый компаратор, первый генератор псевдослучайных чисел , коммутатор, второго ци})роанало- гового преобразовател , второго компаратора , второго триггера, третьего счетчика импульсов, элемента ИЛИ, второго генератора псевдослучайных чисел. 1 ил. с S (Л 1C со 05 о

Description

Изобретение относитс  к вычислительной технике и может быть использовано в измерительных системах и измерительно-вычислительных комплексах.

Целью изобретени   вл етс  расширение функциональных возможностей и повышение точности.

На чертеже представлена функциональна  схема устройства.

Веро тностный преобразователь аналог-код содержит шину 1 начальной установки, шину 2 тактовых импульсов , шину 3 Пуск, элемент 4 запрета, второй 5 и первый 6 генераторы псевдослучайных чисел(ГПСЧ), третий счетчик 7, коммутатор 8, дешифратор 9, второй 0 и первый 11 цифроаналоговые преобразователи (ЦАП), второй 12 и первый 13 триггеры, ин- фо.рмационную шину 14, второй 1 5 и первый 16 компараторы, элемент И 17, элемент ИЛИ 18, вторую шину 19 Пуск шину 20 псевдослучайной бинарной последовательности выходной преобразованной величины, первый 21 и второй 22 счетчики импульсов, блок 23 элементов И и выходные шины 24.

Устройство работает следующим образом.

Сигнал Начальна  установка по шине устанавливает первый и второй генераторы 5 и б псевдослучайных чисел в исходное состо ние. По сигналу шины 3 устанавливаютс  в нулевое состо ние первый 21, второй 22 и третий 3 счетчики, а также,первый 13 и второй 12 триггеры.

На выходе триггера 12 формируетс  сигнал, разрешающий прохождение через элемент 4 запрета тактовых импульсов с шин 2 на входы синхронизации ГПСЧ 5 и 6 и счетный вход счетчика 7, Нулевой сигнал с выхода старшего разр да счетчика 7, поступающий .на управл ющий вход коммутатора, подключает выходы первого ГПСЧ 6 к входам старших разр дов первого ЦАП 11, на младшие разр ды которого поступают сигналы с выходов второго ГПСЧ 5. Эти же сигналы поступают на входы старших разр дов второго ЦАП 10, на входы младших разр дов которого подаютс  логические нули. При подаче очередного тактового импульса на входы ГПСЧ на их выходах формируетс  два п-разр дш.тх псевдослучайных числа , которые с помощью первого I 1 и второго 10 ЦАП преобразуютс  в два

0

5

псевдослучайных уровн  .напр жени , которые, поступа  на входы первого 16 и второго 15 компйраторов, сравниваютс  с входным аналоговым сигналом . На выходе компараторов формируетс  сигнал, увеличивающий на единицу содержимое счетчиков 21 и 22, если случайные напр жени  на входах ЦАП меньше входного аналогового сигнала , в противном случае содержимое счетчиков не измен етс . Генератор 5 псевдослучайньгх чисел формирует различных п-разр дных псевдослучайных чисел, за исключением нулевого, и имеет период 2 - тактов. Генератор 6 псевдослучайных чисел генерирует полное множество из 2 -разр дных чисел и имеет период 2 тактов. Соответственно этому первый и второй счетчики 21 и 22 в первом цикле работают 2 -1 и 2 тактов соответственно . По достижении ()-го такта единичное состо ние п-младших разр дов третьего счетчика 7 декодируетс  дешифратором 9 и с первого выхода его устанавливает в единичное состо ние второй триггер 13, сигналом с .ин- версиого выхода которого запрещаетс  дальнейшее прохождение импульсов с выхода второго компаратора 15 через элемент И 17 на вход первого счетчика 21. Таким образом, в первом счетчике 21 фиксируютс  старшие п разр дов 2 п-разр дного кода преоб5 разовател . Второй счетчик 22 в первом цикле работы преобразовател  используетс  дл  накоплени  (п+})-раз- р дного веро тностного преобразовател  входных сигналов, близких по

0 уровню к опорному напр жению ЦАП.

Завершение веро тностного преобразовани  входного сигнала происходит на 2 -м такте, когда старший (п+)-й разр д счетчика 7 времени

5 устанавливаетс  в единичное состо ние , вызыва  тем самым после расшифровки его дешифратором 9 установку в единичное состо ние второго триггера 12 и прекращение прохожде50 ВИЯ тактовых импульсов в схему через элемент 4 запрета.

Во врем  работы преобразовател  в первом цикле за 2 тактов с выходной шины 20 может быть считана псев55 дослучайна  бинарна  последовательность с веро тностью по влени  единицы Р(1)5 пропорциональной преобразуемому входному напр жению.

Далее, после запрета прохождени  тактовых импульсов с элемента 4 в схему получаетс  приостановка работы устройства, котора  прекращаетс  после подачи на вход преобразовател  сигнала по шине 19, который через элемент ИЛИ 18 сбрасывает второй счечик 22 и второй триггер 12. Тем самым , процесс генерации псевдослучайных чисел в ГПСЧ 5 и 6 возобновл - етс .

Во втором цикле работает только второй счетчик 22, так как информаци  с выхода второго ЦАП 10 и компаратора 15 не используетс , поскольку элемент И 17 остаетс  в закрытом состо нии . Однако теперь первый ЦАП 11 участвует в формировании п младших .разр дов цифрового кода.

Дл  этого на старшие разр ды ЦАП 11 через коммутатор 8 поступают значени  первой части цифрового кода накопленного в первом цикле работы преобразовател  в разр дах счетчика 21. Управл ющим сигналом на входе коммутатора во втором цикле преобра- зойани   вл етс  единичный сигнал с выхода старшего разр да третьего счетчика 7. Преобразование заканчиваетс  на 2 -1 такте от начала, ког да с третьего выхода дешифратора 9 вырабатываетс  сигнал съема результата , идущий на блок 23 элементов.

Таким образом, формирование второй части цифрового кода осуществл - етс  за 2 - тактов, тем самым исключаетс  возможность переполнени  счетчика 22, а следовательно, и возможность искажени  результата преобразовани .

Устройство осуществл ет веро тность преобразовани  входного аналогового сигнала и позвол ет получать выходной результат: в виде 2 п-раз- р дного двоичного кода на выходных шинах 24; в виде псевдослучайной бинарной последовательности на выходной шине 20.

Погрешность аналого-цифрЗвого преобразовани , как и в обычном детер- минированном преобразователе, не пре BbmiaeT единицы младшего значащего .разр да

- 1УбХ . 2

цифр - , уу

oh01л .

где Uj - ближайшее ме.1ьшее, чем Ug

дискретное значение напр жени  на выходе ЦАП.

Погрешность веро тностного преобразовани  может быть определена путем осреднени  всех возможных результатов преобразовани , т.е. двоичных кодов X в счетчике 22, по периоду последовательности псевдослучайных чисел на входах первого ЦАП 11.

Принима  во внимание, что периоды последовательностей в ГПСЧ 5 и 6 вза имно простые числа, устанавливаем, что период последовательности 2 п-ра р дных псевдослучайных чисел на входе второго ЦАП (), причем в периоДе встречаютс  по одному разу все возможные двоичные комбинации, составленные из элементов числовых множеств, получаемых на выходах ГПСЧ 5 II 6. -Теперь нетрудно найти математическое ож -щание двоичного кода Xg при некотором значении входного сигнала И .

Claims (1)

1. Формула изобретени 

   Веро тностный преобразователь анапог-код, содержащий элемент запрета , первый цифроаналоговый преобразователь , элемент И, первый триггер, первый и второй счетчики импульсов, блок элементов И, дешифратор, первый компаратор, первый генератор псевдослучайных чисел, коммутатор, первые входы которого объединены с первыми входами блока элементов И и подключены к выходам первого счетчика, первый вход элеме 1та запрета  вл етс  шиной тактовых импульсов, а выход соединен с первым входом первого генератора псевдослучайш.1х .чисел, выходы которого соединены с вторыми входами коммутатора, выходы которого соединены с первыми входами первого цифроаналогового преобразователи , выход которого соединен с первым входом первого компаратора, второй вход которого  вл етс  информационной шиной, выход элемента И подключен к первому входу первого счетчика , выходы второго счетчика соединены с вторыми входами блока элементов И, вых оды которого  вл ютс  первыми выходньп Ш шинами, первый вход первого триггера соединен с первым выходом дешифратора, второй вход объединен с вторым входом первого счетчика импульсов и  вл етс  первой шиной Пуск, а выход соединен с первым входом элемента И, о тличающийс  тем, что, с целью расширени  функциональных возможностей и повышени  точности, в него введены второй цифроаналоговый преобразователь , второй компаратор, второй триггер, третий счетчик, элемент ИЛИ, второй генератор псевдослучайных чисел, первый вход которого объединен с вторым входом первого ге- нератрр х-т севдослучайньгх чисел и .  в.,в етс  шиной начальной установки, второй вход объединен с первым входом третьего счетчика и соединен с выходом элемента запрета, причем второй вход третьего счетчика импульсов обг-,единен с первым входом элемента ИЛИ и  вл етс  первой шиной Пуск, пыходы соедине1гы с входами дешифратора , а выход старшего разр да третьего счетчика подключен к третьему входу коммутатора, второй выход дешифратора подключен к третьему входу блока элементов И, а третий выход

   Редактор В.Иванова

   Составитель И.Романова

   Техред И.Попович Корректор Т,Колб

   Заказ 3098/58Тираж Подписное

   БНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д. А/5

   Производственно-полиграфическое предпри тие,г.Ужгород,ул.Проектна ,4

   соединен с первым входом второго триггера , второй вход которого объединен с первым входом второго счетчика и

   соединен с выходом элемента ИЛИ, второй вход которого  вл етс  второй шиной Пуск, второй вход второго счетчика импульсов соединен с выходом первого компаратора и  вл етс 

   второй выходной шиной, а второй вход элемента И соединен с выходом второго компаратора, первый вход которого  вл етс  информационной шиной, второй вход соединен с выходом второго

   дифроаналогового преобразовател , первые входы которого  вл ютс  общими шинами, а вторые входы- объединены с вторыми входами первого цифроанало- гового преобразовател  и соединены с выходами второго генератора псевдослучайных чисел, в выход второго триггера соединен с вторым входом элемента запрета .