SU429524A1 - Аналого-цифровой преобразователь считывания - Google Patents

Description

1

Изобретение относитс  к области техники, занимающейс  вопросами разработки быстродействующих преобразователей аналоговых сигналов в двоичный код.

Известен аналого-цифровой преобразователь считывани , содержащий блок сравнивающих устройств, блок эталонных уровней, п-разр дный триггерный регистр, блок считывани , состо щий из () схем «И, генератор п последовательных во времени тактовых импульсов и устройство управлени .

Однако дл  запоминани  состо ний сравнивающих устройств требуетс  иметь, напр.имер , дополнительный триггерный регистр, содержащий () триггеров в случае преобразовани  аналогового сигнала в «-разр дный двоичный код.

Предлагаемый преобразователь отличаетс  тем, что, в нем () схем «И блока считывани , имеющих (п-/г-|-2) входа, соединены первыми входами с выходами сравнивающих устройств, выходами подсоединены к единичному входу k-ro триггера регистра, вторые входы схем «И соединены с fe-ым выходом генератора тактовых импульсов, а остальные (п-k входов каждой из схем «И соединены с выходами всех (п-fe) старщих триггеров регистра.

Это упрощает конструкцию устройства и исключает погрешности преобразовани  из-за неоднозначности выходных сигналов сравнивающих устройств.

На чертеже изображена блок-схема трехразр дного аналого-цифрового преобразовател  считывани .

Устройство работает следующим образом. В результате совместного действи  преобразуемого аналогового снгнала 1 и эталонных сигналов сравнени , формируемых блоком эталонных уровней 2, на выходах блока сравниваюи ,их устройств 3 образуетс  унитарный код. С выходов блока сравнивающих усгройств 3 сигналы подаютс  на входы блока считывани  и записи 4, который выполнен на схемах «И 5. Кроме того, блок считывани  и записи 4 соединен с выходными сигналами триггерного регистра, в котором фиксируетс  код результата аналого-цифрового преобразовани  после промежуточного преобразовани  унитарного кода в двоичный.

На входы схем «И 5 блока считывани  и записи 4 подаютс  также сигналы с введенного в схему преобразовател  генератора тактовых импульсов 6. В общем случае дл  п-разр дного преобразовател  блок считывани  и записи 4 содержит () схем «И 5, т. е. их количество равно количеству сравнивающих устройств блока 3. Все схемы «И 5 блока считывани  и записи 4 разделены на п групп но 2 (п-k) схем «И в fe-ой группе, кажда  схема «И имеет (п-й+2) входов. Выходы схем «И в k-ои группе объединены и соединены с 1-ым 5 входом /е-ого триггера 7 триггерного регистра. Перед началом считывани  и записи результата преобразовани  триггеры 7 триггериого регистра устанавливаютс  в исходное состо ние по сигналу, поступающему из уст- Ю ройства управлени  8, который запускает также и генератор последовательных во времени тактовых импульсов 6. Первым по времени по вл етс  импульс на  -ом выходе генератора тактовых импуль- 15 сов 6, последним - на первом выходе. Первые входы схем «И 5 й-ой группы объединены и соединены с й-ым выходом генератора тактовых импульсов 6. Второй вход любой из схем «И 5 соединен индивидуально с выхо- 20 дом соответствующего сравнивающего устройства блока 3. Остальные (п-k) входов схем «И 5 д-ой группы блока считывани  и записи 4 соединены с соответствующими выходами (п-/г) старщих триггеров 7 регистра. 25 В результате указанных взаимосв зей с по влением импульса на fe-ом выходе генера тора тактовых импульсов 6 в k-ъш триггер 7 триггерного регистра записываетс  информаци , в соответствии с выходным сигналом 30 того сравнивающего устройства, дл  которого становитс  открытой схема «И 5, подсоединенна  к 1-му входу этого k-то триггера 7 триггерного регистра. Таким образом, последним выходным импульсом генератора такто- 35 вых импульсов 6 в триггерный регистр занишетс  код, эквивалентный преобразуемому унитарному коду. В схеме исключаетс  неоднозначность преобразовани  унитарного кода в двоичный и 40 последующей записи его в регистр. Объ сн етс  это тем, что «граничное сравнивающее устройство, имеющее неустойчивый выходной уровень или уровень промежуточный между нулевым и единичным, не вли ет на запись кода в последующие младшие триггеры регистра , так как записью кода в них управл ют выходные сигналы предыдущих старщих триггеров регистра, имеющие устойчивые уровни. Предлол енна  взаимосв зь схем «И с выходами сравнивающих устройств, триггерным регистром и генератором тактовых импульсов не допускает общей погрешности преобразовани , превыщающей единицу младщего разр да, поскольку в каждом такте запись кода в триггер регистра производитс  только через одну схему «И группы, подключенную к сравнивающему устройству, эквивалентный код уровн  сравнени  которого отличаетс  от эквивалентного кода сравнивающего устройства, участвующего в предыдущем такте записи, не менее чем на 2 единицы младщего разр да, за исключением последнего такта записи, Предмет изобретени  Аналого-цифровой преобразователь считывани , содержащий блок сравнивающих устройстз , блок эталонных уровней, л-разр дный триггерный регистр, блок считывани , состо щий нз () схем «И, генератор п последовательных во времени тактовых импульсов и устройство управлени , отличающийс  тем, что, с целью его упрощени  и исключени  погрешности преобразовани  из-за неоднозначности выходных сигналов сравнивающих устройств, в нем () схем «И блока считывани , имеющих (п-А;- -2) входа, соединены первыми входами с выходами сравнивающих устройств, выходами подсоединены к единичному входу k-ro триггера регистра, вторые входы схем «И соединены с -ым выходом генератора тактовых импульсов, а остальные (п-k) входов каждой из схем «И соединены с выходами всех (п-k) старших триггеров регистра.