RU1783616C - "Преобразователь кода Фибоначчи в код "золотой" пропорции" - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  сокращение аппаратурных затрат. Преобразователь содержит сдвигающий регистр 2, блок 3 элементов И, накапливающий сумматор 4, блок 5 управлени , элемент 6 задержки и генератор 7 кодовых эвивалентов. 1 з.п. ф-лы, 2 ил., 1 табл.

Description

Фае. 7

Изобретение относитс  к вычислительной технике.

Известны устройства дл  преобразовани  двоичного кода в код с другим основа- нием. использующий принцип суммировани  кодовых эквивалентов.

Недостатком этих устройств  вл етс  невозможность преобразовани  кода Фибоначчи в код золотой пропорции.

Наиболее близким техническим решением к предлагаемому  вл етс  преобразователь кодов (авт.св. СССР № 1552380, кл. Н 03 М 7/30, 1988), содержащий сдвигающий регистр, блок элементов И, накапливающий сумматор, блок управлени , элемент задержки и генератор кодовых эквивалентов, имеющий сдвигающий регистр разр дностью п, где п - разр дность кодового эквивалента разр да с наибольшим весом, и блок маскировани . Генерирование кодовых эквивалентов в рассматриваемом устройстве основываетс  на закономерност х между эквивалентами соседних весов разр дов кода Фибоначчи в коде золотой пропорции и осуществл етс  путем сдвига кодового эквивалента предыдущего старшего веса разр да кода Фибоначчи на один разр д в сторону младших разр дов сдвиговым регистром генератора с одиовремен- ныммаскированиемнул ми

соответствующих разр дов с отрицательными степен ми и установкой, при четных пор дковых номерах разр дов входного кода, определенного разр да кодового эквивалента в единичное состо ние блоком маскировани .

Блок маскировани  содержит сдвигающий регистр разр дностью1 k/2, где k - число разр дов, имеющих отрицательные значени  степеней кодового эквивалента, k элементов И, k/2 элементов ИЛИ, триггер и преобразователь унитарного кода в единичный , на реализацию функций которого необходима комбинационна  схема, содержаща  k элементов И, k/2 элементов ИЛИ и k/2 элементов НЕ.

Таким образом, дл  реализации всего генератора кодовых эквивалентов устройства по прототипу требуетс  два сдвигающих регистра общей разр дностью п + k/2, 2k элементов И, k элементов ИЛИ, один триггер и k/2 элементов НЕ.

Цель изобретени  - сокращение аппаратурных затрат.

Поставленна  цель достигаетс  тем, что в преобразователь кода Фибоначчи в код золотой пропорции, содержащий сдвигающий регистр, блок элементов И, накапливающий сумматор, блок управлени , Элемент задер кки и генератор кодовых эквивалентов , причем выход блока эквивалентов И соединен с информационным входом накапливающего сумматора, первый выход блока управлени  соединен с тактовым входом накапливающего сумматора и через элемент задержки - с тактовыми входами генератора кодовых эквивалентов и сдвигающего регистра, информационный вход которого  вл етс  информационным входом

0 преобразовател , информационный выход которого соединен с выходом накапливающего сумматора, вход запуска и вход начальной установки преобразовател  соединены с соответствующими входами

5 блока управлени , второй вход которого  вл етс  выходом готовности преобразовател , третий выход блока управлени  подключен к входам начальной установки сдвигающего регистра, накапливающего

0 сумматора и генератора кодовых эквивалентов , группа выходов которого соединена с первой группой входов блока элементов И, введены новые св зи, а именно: четвертый выход блока управлени  соединен с входом

5 задани  режима генератора кодовых эквивалентов , выход сдвигающего регистра соединен с второй группой входов блока элементов И.

Поставленна  цель достигаетс  также

0 изменением структуры генератора кодовых эквивалентов. В отличие or генератора кодовых эквивалентов по прототипу, в предлагаемом устройстве генератор кодовых эквивалентов содержит первый, второй и

5 третий сдвигающие регистры и коммутатор, причем выходы разр дов второго и третьего сдвигающего регистров соединены соответственно с первой и второй группами информационных входов коммутатора, выход

0 группы которого  вл ютс  соответствующими k младшими выходами группы генератора кодовых эквивалентов (где k - пор дковый номер разр да кода золотой пропорции с весом а0)- выходы разр дов

5 первого сдвигающего регистра  вл ютс  старшими (п - k) выходами группы генератора кодовых эквивалентов, тактовый вход генератора кодовых эквивалентов соединен с тактовыми входами псового, второго и

0 третьего сдвигающих регистров, вход задани  режима генератора кодовых эквивалентов соединен с управл ющим входом коммутатора, вход начальной установки ге- нератсрз кодовых эквивалентов соединен с

5 входами начальной установки первого, второго и третьего сдвигающих регистров,

Таким образом, дл  реализации генератора кодовых эквивалентов предложенным устройством необходимы три сдвигающих регистра общей разр дностью п + k и k-разр дный коммутатор, т е требуютс  меньшие аппаратурные затраты по сравнению с аппаратурными затратами на реализацию устройства по прототипу.

Функциональна  схема предлагаемого устройства приведена на фиг 1; функцио- нальна  схема блока управлени  - на фиг 2.

Преобразователь кодов (фиг 1) содержит информационный вход устройства 1, сдвигающий регистр 2, блок 3 элементов И, накапливающий сумматор 4, блок управлени  5, элемент задержки 6, генератор кодовых эквивалентов 7, информационные выходы устройства 8, вход 9 запуска преобразовател , вход 10 начальной установки преобразовател , Генератор кодовых эквивалентов 7 содержит первый 11, второй 12 и третий 13 сдвигающие регистры и коммутатор 14.

Информационный вход 1 устройства подключен к информационному входу сдвигающего регистра 2, информационный выход 8 преобразовател  соединен с выходом накапливающего сумматора 4 выход блока 3 элементов И соединен с информационным входом накапливающего сумматора 4, первый выход блока управлени  5 соединен с тактовым входом накапливающего сумматора 4 и через элемент задержки 6 - с тактовыми входами первого 11 второго 12 и третьего 13 сдвигающих регистров генератора кодовых эквивалентов 7 и с тактовым входом сдвига- ющего регистра 2, вход 9 запуска и вход 10 начальной установки преобразовател  соединены с соответствующими входами блока управлени  5, второй зыход которого  вл етс  выходом готовности преобразовател , тре- тий выход блока управлени  5 подключен к входам начальной установки сдвигающего регистра 2, накапливающего гумматора 4 и сдвигающих регистров 11-13 (енератора кодовых эквивалентов 7, четвертый выход блока управлени  5 соединен с управл ющим входом коммутатора 14 генератора кодовых эквивалентов 7, выход сдвигающего регистра 2 соединен с второй группой входов блока 3 элементов И, выходы разр дов второго 12 и третьего 13 сдвигающих регистров генератора кодовых эквивалентов 7 соединены соответственно с первой и второй группами информационных входов коммутатора 14, выходы группы которого соединены с соответст- вующими k младшими входами первой группы входов блока 3 элементов И, выходы разр дов первого сдвигающего регистра 11 генератора 7 соединены со старшими (n - k) входами первой группы входов блока 3 эле- ментов И.

Первый сдвигающих регистр 2 предназначен дл  хранени  и последовательного сдвига в сторону старших разр дов исходного преобразуемого кода Фибоначчи Коммутатор 14, первый 11 второй 12 и третий 13 сдвигающие регистры предназначены дл  генерировани  кодовых эквивалентов весов разр дов кода Фибоначчи. При этом первый сдвигающий регистр 11 предназначен дл  формировани  старших (n - k) разр дов кодовых эквивалентов, а второй 12 и третий 13 сдвигающие регистры - дл  формировани  остальных k младших разр дов кодовых эквивалентов , причем второй сдвигающий регистр 12 формирует младшие разр ды кодовых эквивалентов с четными пор дковыми номерами, а третий сдвигающий регистр 13 - с нечетными номерами. Коммутатор 14 предназначен дл  подключени  на каждом такте преобразовани  выходов соответствующего сдвигающего регистра 11 или 13 - в зависимости от четности пор дкового номера формируемого кодового эквивалента.

Сдвигающие регистры 2, 11-13 и коммутатор 14 могут быть реализованы на стандартных микросхемах.

Блок управлени  5 может быть реализован по схеме (фиг. 2), содержащий счетчик 15, первый триггер 16, элемент И 17, генератор импульсов 18, элемент ИЛИ 19, элемент задержки 20, второй триггер 21.

Вход 9 запуска блока управлени  5 соединен с синхровходом второго триггера 21, вход установки в О которого подключен к входу 10 начальной установки преобразовател  и соединен с входом записи счетчика 15 и через элемент задержки 20 - с первым входом элемента ИЛИ 19 и с третьим выходом блока управлени  5. Выход второго триггера 21 соединен с первым входом элемента И 17, второй вход которого подключена подключен к выходу генератора импульсов 18, выход равенства нулю счетчика 15 соединен с третьим входом элемента И 17 и  вл етс  вторым выходом с блока управлени  5, выход элемента И 17 соединен со счетным входом первого триггера 16, вторым входом элемента ИЛИ 19 и синхровходом вычитани  счетчика 15, выход первого триггера 16  вл етс  четвертым выходом блока управлени  5, выход элемента ИЛИ 19  вл етс  персыvi выходом блока управлени  5.

Второй триггер 21  вл етс  D-триггером, D-вход которого соединен с логической 1 и предназначен дл  формировани  сигнала разрешени  преобразовани  при по влении импульса на входе запуска 12 устройства Первый триггер 16  вп етс  счетным триггером и предназначен дл  формировани  управл ющих сигналов коммутатора 14. Его начальное значение задаетс  в зависимости отчетности m

Счетчик 15 предназначен дл  формировани  временного интервала, в период которого происходит преобразование исходного кода. Счетчик 15 работаете режиме вычитани , при этом начальное значение счетчика равно п в двоичном коде. Инверсный выход равенства нулю счетчика 15 позвол ет блокировать с помощью элемента И 17 прохождение тактовых импульсов на узлы преобразовател  кодов после окончани  преобразовани  кода. Блокировка тактовых импульсов до начала преобразовани  осуществл етс  элементом И 17 при наличии нулевого сигнала на выходе второго триггера 21.

Элемент ИЛ И 19 предназначен дл  формировани  синхросигналов сдвига и начальной установки всех регистров устройства преобразовани . Элемент задержки 20 может быть выполнен с помощью RC-цепочки и предназначен дл  задержки синхросигнала по отношению к сигналу начальной установки на входе 13 устройства.

Генераци  кодовых эквивалентов технически реализована исход  из закономер- ностей между соседними кодовыми эквивалентами весов разр дов кода Фибоначчи в коде золотой пропорции. Как видно из таблицы, (n - k) старших разр дов двух соседних кодовых эквивалентов равны между собой при сдвиге кодового эквивалента разр да с большим весом в сторону младших разр дов на 1 бит.

Младшие k разр дов двух соседних кодовых эквивалентов с четными пор дковыми номерами равны при сдвиге кодового эквивалента с большим весом в сторону старших разр дов на 2 бита. Аналогично кодовым эквивалентам с четными номерами формируютс  соседние кодовые эквиваленты с нечетными номерами (см. таблицу).

Устройство работает следующим образом . При поступлении единичного сигнала на вход 10 начальной установки устройства преобразователь кодов устанавливаетс  в исходное состо ние: код, подлежащий преобразованию , записываетс  в сдвигающий регистр 2, а в первый сдвигающий регистр 11 генератора кодовых эквивалентов 7 занос тс  старшие (n - k) разр дов кодового эквивалента , соответствующего весу т-го старшего разр да преобразуемого кода. При m нечетном в третий сдвигающий регистр 13 записываютс  k младших разр дов т-го кодового эквивалента, а во второй сдвигающий регистр 12 занос тс  k младших разр дов (т - 1)-го кодового эквивалента , сдвинутого в сторону младших разр дов на 1 бит. При m четном запись производитс  наоборот: в третий сдвигающий регистр 13

записываютс  k младших разр дов (т - 1)-го кодового эквивалента, сдвинутых на 1 бит в сторону младших разр дов, а во второй сдвигающий регистр 12 - k младших разр дов т-го кодового эквивалента. При этом,

так как младшие значащие разр ды т-го и (т - 1)-го кодовых эквивалентов при m четном имеют одинаковый вес, дл  сохранени  информации при сдвиге на 1 бит (т - 1)-го кодового эквивалента разр дность третьего

0 сдвигающего регистра 13 должна быть равна k + 1 разр дам, тогда как дл  второго сдвигающего регистра 12 достаточно разр дности k. К коммутатору 14 в этом случае должны быть подключены только старшие

5 k-разр ды третьего сдвигающего регистра 13. При m нечетной разр дности регистров 12, 13 равны k.

В исходном состо нии накапливающий сумматор 4 и второй триггер 21 блока управ0 лени  5 обнул ютс , а в счетчик 15 заноситс  двоичный код, соответствующий значению т, а первый триггер 16 блбка управлени  5 устанавливаетс  в состо ние, значение которого зависит от четности по5 р дкового номера старшего кодового эквивалента . При m четном значение сигнала на четвертом выходе блока управлени  5 должно быть таким, чтобы коммутатор 14 подключал к своим выходам выходы второго

0 сдвигающего регистра 12, при m нечетном - выходы третьего сдвигающего регистра 13. Преобразование начинаетс  при поступлении на вход 9 устройства сигнала запуска .

5 Каждый такт преобразовани  состоит из двух полутактов. Синхросигналы первого полутакта формируютс  на первом выходе блока управлени  5, синхросигналы второго полутакта - на выходе элемента задержки б.

0 Длительность задержки сигналов элементов задержки 6 должна быть больше времени , необходимого дл  суммировани  двух кодовых слов на накапливающем сумматоре 4.

5 .На первом полутакте происходит сложение содержимого накапливающего сумматора 4 и значени  на выходе блока 3 элементов И.

На втором полутакте происходит сдвиг

0 на 1 бит сдвигающего регистра 2 и сдвигающих регистров 12, 13 генератора кодовых эквивалентов 7 в сторону старших разр дов , а также сдвиг на 1 бит в сторону младших разр дов первого сдвигающего

5 регистра 11 генератора кодовых эквивалентов 7. При этом на каждом втором полутакте на четвертом выходе блока управлени  5 формируетс  сигнал, значение которого противоположно предыдущему. Таким образом , на каждом р-м (р 1 . т) втором полутакте в первом сдвигающем регистре 11 формируютс  старшие (п -1) разр дов (р + 1)-го кодового эквивалента, а на выходе коммутатора 14 формируютс  остальные k раз- р дов (р + 1)-го кодового эквивалента. На первом р-м полутакте при значении р-го разр да исходного преобразуемого кода 1 сформированный р-й кодовый эквивалент поступает через элементы 11 блока 3 на накапливающий сумматор 4. При значении р-го разр да исходного кода О на вход накапливающего сумматора 4 поступает код. значение которого равно 0.

Процесс преобразовани  продолжает- с  до тех пор, пока не произойдет полного сдвига содержимого сдвигающего регистра 2. При этом на втором выходе устройства формируетс  сигнал противоположного значени , а на выходах 8 устройства будет сформирован эквивалент исходного кода Фибоначчи в коде золотой пропорции.

Таким образом, изменение структуры генератора кодовых эквивалентов позвол ет производить преобразование кода Фибо- наччи в код золотой пропорции устройством, требующим меньших аппаратурных затрат по сравнению с устройством по прототипу.

Claims (2)

1. Преобразователь кода Фибоначчи в код золотой пропорции, содержащий сдвигающий регистр, блок элементов И, накапливающий сумматор, блок управлени , элемент задержки и генератор кодовых эк- вивалентов, при чем выход блока элементов И соединен с информационным входом накапливающего сумматора, первый выход блока управлени  соединен с тактовым входом накапливающего сумматора и через элемент задержки с тактовыми входами генератора кодовых эквивалентов и сдвигающего регистра, информационный вход которого  вл етс  информационным входом преобразовател , информационный

выход которого соединен с выходом накапливающего сумматора, вход запуска и вход начальной установки преобразовател  соединены с соответствующими входами блока управлени , второй выход которого  вл етс  выходом готовности преобразовател  третий выход блока управлени  подключен к входам начальной установки сдвигающего регистра, накапливающего сумматора и генератора кодовых эквивалентов, группа выходов которого соединена с первой группой входов блока элементов И, отличающий- с   тем, что, с целью сокращени  аппаратурных затрат, четвертый выход блока управлени  соединен с входом задани  режима генератора кодовых эквивалентов, выход сдвигающего регистра соединен с второй группой входов блока элементов И.

2. Преобразователь по п. 1, о т л и ч a tout и и с   тем, что генератор кодовых эквивалентов содержит первый, второй и третий сдвигающие регистры и коммутатор, причем выходы разр дов второго и третьего сдвигающих регистров соединены соответственно с первой и второй группами информационных входов коммутатора, выходы группы которого  вл ютс  соот ветствующи- ми k младшими выходами группы генератора кодовых элементов (где k - пор дковый номер разр да кода золотой прбпорции с весом а°), выходы разр дов первого сдвигающего регистра  вл ютс  старшими п - k-выходами группы генератора кодовых эквивалентов (n-разр дность кодового эквивалента ), тактовый вход генератора кодовых эквивалентов соединен с тактовыми входами первого, второго и третьего сдвигающих регистров, вход задани  режима генератора кодовых эквивалентов соединен с управл ющим входом коммутатора, вход начальной установки генератора кодовых эквивалентов соединен с входами начальной установ- ки первого, второго и третьего сдвигающих регистров.

Продолжение таблицы