SU1221754A1 - Устройство цифроаналогового преобразовани - Google Patents

Abstract

Изобретение относитс  к области вычислительной и измерительной техники и может быть использовано дл  преобразовани  цифровых величин в аналоговые. Изобретение позвол ет повысить достоверность преобразовани  за счет использовани  избыточных измерительных кодов (ИИК) и введени  блока аналогового запоминающего устройства, посто нного запоминающего устройства, сумматора, регистра последовательного приближени , блока сравнени , второго регистра , регистра сдвига, элемента И, оперативного запоминающего устройства , которые обеспечивают работу устройства в режиме метрологического контрол  и режиме непосредствен- ного преобразовани  входного кода в аналоговую величину. В режиме метрологического контрол , который основан на свойствах ИИК, определ ютс  коды реальных значений весов разр дов цифроаналогового преобразовател , которые записываютс  в оперативное запоминающее устройство и затем используютс  дл  коррекции в режиме непосредственного преобразовани  входного кода в аналоговую величину. 1 з.п. ф-лы,. 4 ил, табл. (О to to ел й

Description

Изобретение относитс  к вычислительной и измерительной технике и может быть использовано дл  преобразовани  1дифровьгх величин в аналоговые .

Цель изобретени  - повышение достоверности преобразовани .

На фиг. 1 приведена функциональна  схема устройства цифроаналого- вого преобразовани j на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 и 4 - схема алгоритма работы устройства.

Устройство цифроаналогового преобразовани  (фиг. 1) содержит выходную шину 1, блок 2 аналогового запоминающего устройства (БАЗУ), цифро- аналоговый преобразователь 3 (ЦАП), цифровой коммутатор 4 (ЦК), входны шины 5, первый регистр 6 (РГ), регистр 7 последовательного приближени , первую и вторую управл ющие входные шины 8 и 9, блок 10 управлени , первый 11, третий 12, четвертый 13, второй 14i п тый 15, седьмой 16 выходы блока 10, блок 17 сравнени  ЦБС), элемент И 18, регистр J9 сдвига (РГС), шестой 20, восьмой 21, дев тый 22, одиннадцатый 23 и дес тые 24 выходы блока 10, оперативное запоминающее устройство 25 (ОЗУ), посто нное запоминающее устройство 26 (ПЗУ), второй регистр 27, двенадцатьш, тринадцатью и че- тьфнадцатый выходы 28, 29 и 30 блока 10, сумматор 31 (см), первые контрольные выходные шины 32, втора  контрольна  выходна  шина 33, первый вход 34 блока 10, шина 35 Запуск.

BJJOK 10 управлени  (фиг. 2)выполнен на первом и втором регистрах 36 и 37, посто нном запоминающем устройстве 38 и генераторе 39 тактовых импульсов.

Цифроаналоговьй преобразователь 3 должен быть вьтолнен на основе избыточных измерительных кодов (ИИК например кодов Фибоначчи, золотой пропорции и др.

Работа цифроаналогового преобразовател  происходит в двух режимах: в режиме метрологического контрол  и режиме непосредственного преобразовани  входного кода в аналоговую величину. В режиме метрологического контрол  определ ютс  коды реальных значений весов разр дов ЦАП 3, причем разр ды ЦАП 3 дел т

10

15

7542

с  на группы неточных (старших) разр дов и группу точных (младших). разр дов. Данный подход справедлив при формировании весов разр дов ЦАП 3 с одинаковой относительной погрешностью 8. В этом- случае абсолютные отклонени  AQp весов разр дов от требуемых значений Qg дл  старших разр дов будут большими, а дл  младших - малыми. Поэтому определение кодов реальных значений весов производитс  только дл  группы из m старших разр дов. Значение m определ етс  из услови 

Q.i-u Q Q , 1 n-m + i г

где n - количество разр дов основного ЦАП;

4Q

n-m-ii.

20

отклонение от требуемого значени  веса (n-m+l)-ro. разр да;

Q, значение весов 1 и 2-го

младших разр дов соответ- ственно.

Двоичные коды реальных значений весов младших разр дов записьгаают- с  в ПЗУ 26 и используютс  при метрологической контроле. Коды реальных значений весов старших разр дов определ ютс  в .результате поверки и хран тс  в ОЗУ 25. Определение кодов реальных значений весов Кр начинаетс  с (n-m+l)-ro разр да и осуществл етс  последовательно от младших разр дов к старшим . Регистр сдвига обеспечивает включение повер емого разр да. С выхода ЦАП 3 аналогова  величина Qp, поступает в БАЗУ 2 и запоминаетс . Далее осуществл етс  процесс поразр дного уравновешивани  сигнала Qp,n., компенсирующим сигналом ЦАП 3 А с запрещением включени  повер емого разр да. Одновременно с этим происходит формирование в сумматоре кода реального значени  веса разр да К- по форrn-f- нуле

-тм

50

Kp.Za.Kp.,

где aje {o,lj - двоична  цифра в i-м разр де кода;

К,

J n-m;n.

- значение кода реального веса i-ro разр да;

Результат вычислений записываетс  в ОЗУ 25. На этом процессе опре3

деление кода реального значени  веса {n-m+l)-ro разр да заканчиваетс . При определении кодов реальных значений весов последующих разр дов используютс  реальные веса кодов , хранимые в ПЗУ 26, и значени  реальных весов кодов, определ емые при-поверке и записанные в ОЗУ 25. Процесс поверки на этом заканчиваетс .

При необходимости (по сигналу извне) содержимое ОЗУ поступает на первые контрольные выходные шины 32 устройства и используетс  дл  дальнейшей обработки.

В режиме непосредственного преобразовани  участвуют первый регист 6, цифровой коммутатор 4, цифро- аналоговый преобразователь 3. Входной код, поступающий по входным шинам 5, записываетс  в первый регистр 6, преобразуетс  при помощи ЦК 4 и ЦДЛ 3 в выходной аналоговый сигнал А„ .. Выходной сигнал А „

ВЫАоЫХ

снимаетс  с выхода 1 устройства.

Устройство в режиме метрологического контрол  работает следующим образом. ,

Вначале выполн етс  обнуление РГ 2 под. действием управл ющего сигнала блока 10 управлени . В регистр 19 сдвига записываетс  код, содержащий единицу в повер емом (n-m+1)разр де , который через ЦК 4 под действием управл ющего сигнала 15 поступает на вход ЦАП 3. Выходна  аналогова  величина ЦАП 3 Qp запоминаетс  в БАЗУ 2 и поступает на вход блока 17 сравнени . Процесс уравновешивани  ее выходным компенсирующим сигналом ЦАП 3 Aj происходит по методу поразр дного кодировани . Логический элемент И запрещает включение повер емого разр да под действием управл ющего сигнала

34

Выходной сигнал элемента И

20

217544

21блока 10 управлени .Сигнал23 блока 10 управлени  задает выбор  чейки ПЗУ 26, содержимое которой поступает на вход сумматора 31. Суммиро5 вание кодов производитс  с помощью второго регистра 27 и сумматора 31. Код, сформированный в сумматоре 31, под действием управл ющего сигнала

22блока 10 управлени  записьшаетс  10 в ОЗУ 25. На этом процесс поверки

(п-т+1)-го разр да заканчиваетс .

Далее по командам блока 10 управлени  РГ 2 обнул етс  и выполн етс  поверка следующего старшего разр да.

15-

Работа устройства на любом следующем J-OM такте производитс  аналогичным образом. РГС 19 обеспечива- ет включение j-ro повер емого разр да , поступающего на вход ЦАП 3 через ЦК 4 под действием управл ющих сигналов блока 10 управлени .Затем выполн етс  процесс поразр дного уравновешивани  Qp- компенсирующим сиг25 налом ЦАП 3 А с запрещением включени  повер емого разр да.

Процесс суммировани  выполн етс  аналогично.описанному, причем производитс  выбор как  чеек ПЗУ 26, так и ОЗУ 25, хран щих коды реальных значений весов разр дов. В сумматоре формируетс  код реального значени  веса разр да Кр; , который запоминаетс  в ОЗУ 25. Йроцесс метрологического контрол  заканчиваетс 

35 при определении реального значени  веса п-го разр да.

Один из возможных вариантов реализации блока управлени  приведен на фиг. 2. Длч формировани  управл ющих сигналов применена последовательна  схема с использованием ПЗУ. Необходимые дл  управлени  функционированием ЦАП управл ющие и условные сигналы приведены в таблице .V

30

40

трольной информации

11 12 13 14

15

X,,,

Синхроимпульс РГ 1 Синхроимпульс РПП Начальна  установка

1Адрес ЦК

2Адрес ЦК

Алгоритм функционировани  устройства в соответствии с приведенным описанием работы показан на фиг. 3 и 4.

Claims (2)

1. Устройство цифроаналогового преобразовани , содержащее блок управлени , цифровой коммутатор , первый регистр, информационные входы которого  вл ютс  входными шинами, управл ющМ вход подключен к первому выходу блока управлени , выход5 1 подключены к соответствующим первым информационным входам цифррПродолжение таблицы

Цри коммутируетс  РГС

При У 1 коммутируетс  РПП

При , коммутируетс  РГ 1

вого коммутатора, первый управл ющий вход которого подключен к второму выходу блока управлени , выходы подключены к соответствующим входам цифроаналогового преобразовател , выход которого  вл етс  выходной шиной устройства отличающеес  тем,что, с целью повышени  достоверности преобразовани , введены блок аналогового запоминающего устройства,.блок сравнени , второй регистр, регистр сдвига, элемент И, оперативное запоминающее устройство, посто нное запоминающее устройство, сумматор, регистр последовательного приближени , первый управл ющий вход которого подключен к третьему выходу блока управлени , второй управл ющий вход объединен с первым управл ющим входом регистра сдвига и подключен к четвертому выходу блока управлени , информационный вход .объединен с первым входом блока управлени  и подключен к выходу элемента И, выходы подключены к соответствующим вторым информационным входам цифрового коммутатора, второй управл ющий вход которого подключен к п тому выходу блока управлени , третьи информационные входы подключены к соответствующим выходам регистра сдвига, второй управл ющий вход которого подключен к шестому выходу блока управлени , седьмой выход которого подключен к управл ющему входу блока аналогового запоминающего устройства, информационный вход которого объединен с первым входом блока сравнени  и подключен к выходу цифро- аналогового преобразовател , выход подключен к второму входу блока сравнени , выход которого подключен к первому входу элемента И, второй вход которого подключен к восьмому выходу блока управлени , дев тый выход которого подключен к первому управл ющему входу оперативного запоминающего устройства дес тые выходы блока управлени  подключены к соответствующим адресным входам оперативного и посто нного запоминающих устройств, одиннадцатый выход подключен к второму управл ющему входу оперативного за- поминакицего устройства и к первому управл ющему входу посто нного запоминающего устройства,- выходы которого объединены с соответствующими выходами оперативного запоминающего устройства,  вл ютс  первыми

контрольными выходными шинами и ПОД

ключены к соответствующим первым входам сумматора, выходы которого подключены к соответствующим информационным входам оперативного запо2217548

минающего устройства и второго регистра , выходы которого подключены к соответствующим вторым входам сумматора , первый и второй управл ющие

5 входы подключены соответственно к двенадцатому и тринадцатому выходам блока управлени , четырнадцатый выход которого  вл етс  второй контрольной выходной шиной, второй и

10 третий входы  вл ютс  первой и второй управл ющими шинами соответственно , четвертый вход  вл етс  шиной Запуск. .

2. Устройство по п. 1, о т л и15 чающеес  тем, что блок управлени  вьтолнен на первом и втором регистрах, генераторе тактовых импульсов и посто нном запоминающем устройстве, первый, второй и третий.

20 входы которого  вл ютс  соответствен- но вторым, третьим и первым входами блока управлени , входы с четвертого по дев тый подключены к соответствующим выходам второго регистра,

25 выходы с первого по Е+13, где Z , an- количество разр дов преобразуемого кода, подключены к соответствующим информационным входам первого регистра, выходы с

3Q +14 по подключены к соответствующим информационным входам второго регистра, первьй управл ющий вход которого  вл етс  четвертым входом блока управлени , второй управл ющий вход подключен к пр мому входу генератора тактовых импульсов, инверсный выход которого подключен к управл ющему входу первого регистра , первый, второй, третий, четвертый , п тый, шестой, седьмой, восьмой, дев тый и дес тый выходы которого  вл ютс  соответственно первым, третьим , четвертым, вторым, п тым, седьмым , щестым, восьмым, дев тым и одиннадцатым выходами блока управлени , выходы с одиннадцатого по +10  вл ютс  дес тыми выходами блока управлени , выходы с .Т+11 по +13  вл ютс  соответственно двенадцатым , тринадцатым и четырнадца-.

тым выходами блока управлени ;

35

40

45

ffuxJ

Л. 5

jJdByor jsl

IfiHm. tun. Л

«tee./