KR960007104Y1 - 디지탈/아날로그 변환기 - Google Patents

Abstract

요약없음

Description

디지탈/아날로그 변환기

제1도는 통상적인 펄스부호 변조 전송방식을 도시한 블럭도

제2도는 종래의 디지탈/아날로그 변환기의 일례를 도시한 블럭도

제3도는 본 고안에 의한 디지탈/아날로그 변환기의 실시예를 도시한 블럭도

제4도는 본 고안의 디지탈/아날로그 변환기에 의한 펄스 폭 변조신호의 출력 파형도

* 도면의 주요부분에 대한 부호의 설명

11 : 음향/전기 변환기12, 18 : 증폭기

13, 17 : 저역 통과필터14 : 아날로그/디지탈 변환기

15 : 전송계16 : 디지탈/아날로그 변환기

19 : 전기/음향 변환기31 : 제1레지스터

32 : 제2레지스터33 : 토굴 플립-플롭

34 : 카운터35 : 제어블록

36, 37 : 앤드 게이트38 : 오아 게이트

본 고안은 디지탈/아날로그 변환기에 관한 것으로, 특히 디지탈 신호를 펄스 폭 변조(PWM: Pulse Width Modulation)신호로 변환시켜 출력하는 디지탈/아날로그 변환기에 관한 것이다.

종래의 디지탈/아날로그 변환기를 제1도 및 제2도를 참조하여 설명하기로 한다. 제1도는 통상적인 펄스 폭변조방식으로 음향 데이타를 전송하는 과정을 도시한 블럭도로서, 음향 데이타를 디지탈화하여 전송선로를 통해 전송한 다음 다시 디지탈 신호를 아날로그 신호로 변환시켜 음향 데이타를 재생하는 과정을 나타낸 것이다.

음향 데이타가 음향/전기 변환기(11)에 입력되어 전기적인 신호로 변환되어 증폭기(12)에서 증폭된다. 증폭된 음향 데이타의 전기적 신호는 잡음을 제거하는 저역통과 필터(LPF: Low Pass filter)(13)를 거쳐 아날로그/디지탈 변환기(14)에서 디지탈화 되어 전송계(15)를 통해 송출된다. 전송계(15)를 통해 수신 측에 도달한 디지탈 데이타는 디지탈/아날로그 변환기(16)에 의해 아날로그 신호로 변환되고 고주파 성분을 제거하는 저역통과 필터(17)와 증폭기(18)를 거친 다음 전기/음향 변환기(19)에서 음향 데이타로 재생된다.

제2도는 상기 제1도와 같은 데이타 전송과정에서 사용하는 종래의 디지탈/아날로그 변환기의 일례를 도시한것으로, 2진 코드에 기초한 디지탈 신호 b_n, b_n－1..... b₀에 의해 제어되는 아날로그 스위치군 S_n, S_n－1.... S₀의 동작에 의해 기준전압(Vs)이 두 종류의 저항 R과 2R로 구성된 사다리형 저항 회로망에 공급되어 출력전압(V₀)으로 나타내도록 되어 있다.

상기 종래의 디지탈/아날로그 변환기는 그 출력 정밀도가 저항치 정밀도와 아날로그 스위치의 임피던스에 의해 좌우되는데, 그러한 저항치나 임피던스의 정밀도를 조절하기가 어렵기 때문에 제조가 어려우며, 온도와 같은 외부요인의 변화에 영향을 받기 쉽고 출력신호에서 고주파 성분을 제거하는 저역통과 필터(17)와 디지탈/아날로그 변환기(16)의 출력을 증폭하는 증폭기(18)를 구동하는 전력 공급장치가 필요하므로 시스템이 복잡하게 되고 디지탈회로와 아날로그 회로가 섞여 있어 이들을 모두 하나의 칩에 집적화하는데에는 여러 가지 문제점이 많았다.

따라서, 본 고안은 상기 문제점을 해소하기 위한 것으로 디지탈 데이타를 펄스 폭 변조신호로 변환하며 전체가 디지탈 회로로 구성된 디지탈/아날로그 변환기를 제공하는데 그 목적이 있다.

상기 목적달성을 위한 본 고안의 디지탈/아날로그 변환기는, 입력 데이타와 반전된 입력 데이타를 각각 저장하기 위한 제1 및 제2기억수단과,

프리셋시 출력이 반전되는 토글링 수단과,

상기 토글링 수단의 출력신호에 따라 상기 제1 및 제2기억수단의 출력신호를 교대로 선택하는 멀티플렉싱 수단과,

상기 멀티플레싱 수단의 출력을 입력으로 하여 카운팅 동작을 하는 카운팅 수단과,

상기 카운팅 수단의 출력에 오버플로우가 발생하면 로직상태가 변화하는 펄스 폭 변조신호를 출력하는 제어수단을 포함하며,

상기 토글링 수단은 상기 카운팅 수단으로부터 출력되는 신호가 오버플로우되면 프리셋 되는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 고안의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명은 통해 보다 분명해 질 것이다.

이하, 제3도를 참고로 하여 본 고안의 바람직한 실시예를 상세히 설명하기로 한다.

제3도는 본 고안에 따른 디지탈/아날로그 변환기를 도시한 블록도로서, 입력 데이타와 반전된 입력 데이타를 각각 저장하는 제1 및 제2레지스터(31, 32)와, 프리셋 신호가 인가되면 출력이 반전되는 토글 플립-플롭(33)과 상기 제1 레지스터(31)의 출력신호와 상기 토글 플립-플롭(33)의 제1 출력단으로부터의 출력신호를 논리곱하는 제1 앤드(AND) 게이트(36)와, 상기 제2 레지스터(32)의 출력신호와 상기 토글 플립-플롭(33)의 제2 출력단으로부터의 출력신호를 논리곱하는 제2앤드(AND) 게이트(37)와, 상기 제1, 제2앤드 게이트의 출력을 논리합 하는 오아(OR) 게이트(38)와, 상기 오아 게이트로 부터의 출력신호에 따라 카운팅 동작을 시작하며 그 출력 신호를 상기 토글 플립-플롭(33)에 공급하는 카운터(34)와, 상기 카운터(34)로부터의 출력신호를 입력으로 하여 그 출력신호가 오버플로우 하는 시점에서 로직상태가 변화하는 펄스 폭 변조신호(PWM)를 출력하는 제어블록(35)을 포함한다.

그 동작과정을 살펴보면, 예컨대 8비트 데이타(DATA)와 반전된 8비트 데이타(DATAB)가 각각 제1 레지스터(31)와 제2 레지스터(32)에 저장되면, 초기상태가 하이인 토글 플립-플롭(33)의 출력신호에 의해 논리 게이트(36)가 인에블되어 제1 레지스터(31)의 논리 값을 카운터(34)에 전달하고, 카운터(34)는 전달된 8비트 데이타를 기준으로 하여 오버플로우가 발생하는 시점까지 카운팅 동작을 한다. 이때 제어블록(35)의 펄스 폭변조(PWM)신호는 하이 또는 로우 상태의 일정한 로직상태를 유지하고 있다가 상기 카운터(34)의 출력에 오버플로우가 발생하면 로직상태가 변환된다.

그리고 오버플로우가 발생하면 카운터(34)의 출력단에 연결된 토글 플립-플롭(33)이 그것을 감지하여 하이 상태에서 로우 상태로 로직변환하게 되고, 이로 인해 이번에는 논리 게이트(37)가 인에블되어 제2레지스터(32)의 데이타가 카운터(34)에 전달된다. 카운터(34)는 전달된 데이타를 기준으로 하여 오버플로우가 발생하는 시점까지 카운터 동작을 하게 되고, 이때의 제어블록(35)의 출력은 변환된 로직상태를 유지하고 있다가 상기 카운터(34)의 출력에 다시 오버플로우가 발생하면 로직상태가 변환된다. 따라서 카운터(34)의 오버플로우를 감지한 토글 플립-플롭(33)의 출력이 다시 로직 변환을 하여 로우 상태에서 하이 상태로 변환하게 되고, 이로 이해 다시 논리 게이트(36)가 인에이블되어 제1 레지스터(32)의 데이타를 다시 카운터(34)에 전달하게 된다. 이와 같은 동작을 되풀이하면서 제어블록(35)의 출력단에 펄스 폭 변조신호가 출력되게 된다.

한편 상기 과정에서 논리 게이트(36 및 37)가 한 번씩 인에이블되는 과정이 종료하게 되면 그 카운팅된 값은 8비트의 데이타가 전체적으로 한 번 카운팅 된 상태가 된다.

제4도는 본 고안의 디지탈/아날로그 변환기에 의해 출려되는 펄스 폭 변조신호의 출력 파형도이다.

입력된 8비트 데이타가 01인 경우를 예로 하여 설명하며, 우선 제어블록(35)의 출력(PWM)이 하이인 상태에서 초기에 카운터(34)에 전달된 데이타가 제1 레지스터(31)의 출력이 01이면 카운터(34)에 오버플로우가 발생할 때까지 255T(T : 카운팅 주기)동안 제어블록(35)의 출력(PWM)은 하이상태를 유지하게 되고 오버플로우가 발생하면 제어블록(35)의 출력(PWM)은 로우 상태로 로직변환을 한다.

오버플로우가 발행하면 이를 감지한 토글 플립-플롭(33)에 의해 카운터(34)에 제2 레지스터(32)의 출력인 01의 반전 데이타가 FE가 전달되어 다시 오버플로우가 발생될 때까지 카운팅 동작을 하게 되는데 이때는 카운팅주기(T)후에 바로 오버플로우가 발생하므로 카운팅 주기(T)후에 제어블록(35)의 출력(PWM)은 제4도(b)에 도시된 바와 같이 다시 하이상태로 로직변환을 한다.

마찬가지로, 8비트 데이타가 FF인 경우는 상기 01인 경우와 정반대이므로 그 출력 파형이 제4도(g)에 도시된 바와 같이 제4도 (b)의 경우와 정반대가 된다. 나머지 데이타의 경우도 상기와 마찬가지 논리로 설명될 수 있다. 즉, 입력되는 비트 데이타가 어떠한 값을 갖느냐에 따라 본 고안의 디지탈/아날로그 변환기의 출력은 주기가 각각 다른 펄스 폭 변조신호로 출력된다.

이상에서 설명한 본 고안의 디지탈/아날로그 변환기는 간단한 디지탈 회로로 구현되어 디지탈 코드를 펄스 폭 변조하게 되며, 회로가 간단하므로 하나의 칩에 용이하게 집적화할 수 있는 효과를 얻게 된다.

본 고안의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 실용신안등록 청구의 범위에 개시된 본 고안의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (2)

1. (정정) 디지탈 신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환기에 있어서,

   입력 데이타와 반전된 입력 데이타를 각각 저장하기 위한 제1기억수단(31) 및 제2기억수단(32)과, 프리셋시 출력이 반전되는 토글링 수단(33)과,

   상기 토글링 수단의 출력신호에 따라 상기 제1및 제2기억수단의 출력신호를 교대로 선택하는 멀티플렉싱수단(36, 37, 38)과,

   상기 멀티플렉싱 수단의 출력신호를 입력으로 하여 카운팅 동작을 수행하는 카운팅 수단(34)과,

   상기 카운팅 수단(34)의 출력에 오버플로우가 발생하면 로직상태가 변화하는 펄스 폭 변조신호를 출력하는 제어수단(35)을 포함하며,

   상기 토글링 수단(33)은 상기 카운팅 수단으로부터 출력되는 신호가 오버플로우되면 프리샛되는 것을 특징으로 하는 디지탈/아날로그 변환기.
2. (정정) 제1항에 있어서,

   상기 멀티플렉싱 수단은,

   상기 토글링 수단의 제1출력수단으로부터의 신호와 상기 제1 기억수단으로부터의 출력신호를 각각 입력으로 하여 논리곱 연산하는 제1 앤드 게이트(36)와,

   상기 토글링 수단의 제2출력단으로부터의 신호와 상기 제2기억수단으로부터의 출력신호를 각각 입력으로 하여 논리곱 연산하는 제2앤드 게이트(37)와,

   상기 제1앤드 게이트와 상기 제2 앤드 게이트의 출력신호를 논리합하는 오아 게이트(38)를 포함하는 것을 특징으로 하는 디지탈/아날로그 변환기.