JP6441619B2 - 半導体装置 - Google Patents

Description

本発明は、メイン電源に接続するメイン電源端子とバックアップ電源に接続するバックアップ電源端子の二種類の電源端子を持つ半導体装置に関し、例えば時計回路を有するマイクロコントローラに適用して有効な技術に関する。

メイン電源の他にバックアップ電源を用いることによりメイン電源の遮断若しくは喪失によってもバックアップ電源によって電子機器の継続的な動作を保証する技術がある。例えば、特許文献１には、電源切換部によりメイン電源が遮断したとき又はその出力電圧が低下したとき、バックアップ電源からの電源を揮発性メモリ及び時計回路３に供給する技術が記載される。また、特許文献２には、計時回路へ供給するクロックをバックアップ電源系の発振回路からメイン電源系の発振回路に切り替える際に、メイン電源系の発振回路の発振安定を待つために遅延回路を利用する技術が記載される。これによってバックアップ電源系の発振回路からメイン電源系の発振回路に切り替える際に計時誤差や時計回路の誤動作の発生を回避可能になる。

特開２００６−１９５５６０号公報 特開２００２−１８１９７１号公報

本発明者は、メイン電源が失われてバックアップ電源を用いているとき、ノイズによって一時的に電源の接続がバックアップ電源からメイン電源に切り替えられる虞について検討した。

例えば、時計回路を持つマイクロコントローラ等の半導体装置、特に、電源供給用の外部端子としてメイン電源端子だけではなくバックアップ電源端子を持つ半導体装置において、メイン電源端子にはメイン電源が接続され、バックアップ電源端子には電気二重層キャパシタ(スーパーキャパシタ)やボタン電池などの電源が接続される。メイン端子からの電源供給が途絶えていてもバックアップ電源端子から電源が供給される限り、時計回路等に一部の回路の動作を継続させることができる。しかしながら、バックアップ電源に切り替えられた後に、ノイズにより一時的に電源の接続がバックアップ電源からメイン電源に切り替えられると、電源供給が瞬断され、それによって時計回路等に誤動作を生ずる。具体的には、メイン電源の電圧が所定の電圧よりも下がったときはバックアップ電源端子を内部電源ノードに接続してから所定の切り替え遷移時間の経過後にメイン電源端子が内部電源ノードから切り離され、逆に、メイン電源の電圧が所定の電圧よりも上がってきたときはメイン電源端子を内部電源ノードに接続してから所定の切り替え遷移時間の経過後にバックアップ電源端子が内部電源ノードから切り離される。これにより、電源切り替え時に双方の電源供給が遮断されないようになる。このとき、バックアップ電源端子が内部電源ノードに接続されメイン電源端子が内部電源ノードから切り離されている状態で、ノイズによりメイン電源の電圧が所定の電圧よりも上がったものと誤判定されると、その期間が上記切り替え遷移時間よりも長ければ、メイン電源端子が内部電源ノードに接続されてからバックアップ電源端子が内部電源ノードから切り離されることにより、内部ノードへの電源供給が断たれて、時計回路に誤動作を生ずることが本発明者によって明らかにされた。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、メイン電源端子を内部電源ノードに接続してからバックアップ電源端子が内部電源ノードから切り離されるまでの第１切り替え遷移時間を、バックアップ電源端子を内部電源ノードに接続してからメイン電源端子が内部電源ノードから切り離されるまでの第２切り替え遷移時間よりも長くする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、第１切り替え時間よりも短い第２切り替え時間は、バックアップ電源からメイン電源系回路への電流の逆流によるバックアップ電源の無駄な消耗の抑制を優先する。第２切り替え時間よりも長い第１切り替え時間は、バックアップ電源による半導体装置の動作中に、ノイズによりメイン電源端子の誤った電圧復帰判定があっても、バックアップ電源端子からの電源供給が断たれないことを優先させる。

図１は電源端子を内部電源ノードに接続するためのスイッチ制御回路の具体例を示すブロック図である。 図２は一実施の形態に係る半導体装置とこれを用いたシステム構成の概略を例示するブロック図である。 図３は電源端子を内部電源ノードに接続するためのＭＯＳスイッチの切り替え制御タイミングを例示するタイミング図である。 図４は第１切り替え遷移時間ＤＬＹ１よりも短いノイズ幅ＮＷＤＴのノイズが生じた場合の切り替え回路１３の動作タイミングを例示するタイミング図である。 図５はスイッチ制御回路に短時間遅延回路だけを採用したと仮定した場合におけるＭＯＳスイッチの切り替え制御タイミングを例示する比較例に係るタイミング図である。 図６は図５の比較例において切り替え遷移時間ＤＬＹ２よりも長いノイズ幅ＮＷＤＴのノイズが生じた場合の切り替え動作タイミングを例示する比較例に係るタイミング図である。 図７は電圧低下検出回路の一例を示す回路図である。 図８は短時間遅延回路及び長時間遅延回路に適用される遅延回路の回路構成を例示するブロック図である。 図９は図８の遅延回路の入力に対する出力波形を例示するタイミング図である。 図１０は短時間遅延回路及び長時間遅延回路に適用される別の遅延回路の回路構成を例示するブロック図である。 図１１は短時間遅延回路及び長時間遅延回路に適用される更に別の遅延回路の回路構成を例示するブロック図である。 図１２はＲＴＣの一例を示すブロック図である。 図１３は半導体装置をマイクロコントローラとして実現した場合の構成を例示するブロック図である。 図１４は耐ノイズ性を更に強化した半導体装置を例示するブロック図である。 図１５はバックアップ電源にコイン型リチウム電池（ボタン電池）を接続した場合の例が示すブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜バックアップ電源端子からメイン電源端子への切り替え遷移時間を大きくする＞
半導体装置（１，１Ａ）は、メイン電源（２）に接続するメイン電源端子（１０）とバックアップ電源（３）に接続するバックアップ電源端子（１１）の二種類の電源端子の内の一方を内部電源ノード（１２）に切り替え回路（１３，１３Ａ）で切り替えて接続することで動作する所定の内部回路（１４）を有する。前記切り替え回路は、前記内部電源ノードの接続先を前記バックアップ電源端子から前記メイン電源端子に切り替えるときの第１切り替え遷移時間（ＤＬＹ１）を、前記メイン電源端子から前記バックアップ電源端子に切り替えるときの第２切り替え遷移時間（ＤＬＹ２）より長くする。

これによれば、第１切り替え時間よりも短い第２切り替え時間は、バックアップ電源からメイン電源系回路への電流の逆流によるバックアップ電源の無駄な消耗の抑制を優先する。第２切り替え時間よりも長い第１切り替え時間は、バックアップ電源による半導体装置の動作中に、ノイズによりメイン電源端子の誤った電圧復帰判定があっても、バックアップ電源端子からの電源供給が断たれないことを優先させる。したがって、バックアップ電源の無駄な消耗を抑制しつつ、バックアップ電源で動作中にノイズによる不所望な電源切り替えによる内部回路の誤動作を防止することができる。

〔２〕＜切り替え回路を構成するＭＯＳスイッチ回路＞
項１において、前記切り替え回路は、前記メイン電源端子と前記内部電源ノードの間に配置された第１のＭＯＳスイッチ回路（３１）及び前記バックアップ電源端子と前記内部電源ノードの間に配置された第２のＭＯＳスイッチ回路（３２）を有する。

これによれば、電源端子と内部ノードの接続／遮断を行う回路を簡単に実現することができる。

〔３〕＜ＭＯＳスイッチ回路をスイッチ制御するスイッチ制御回路＞
項２において、前記切り替え回路は、前記第１のＭＯＳスイッチ回路及び第２のＭＯＳスイッチ回路のスイッチ制御を行うスイッチ制御回路（３５）を有する。

これによれば、電源端子と内部ノードの接続／遮断をＭＯＳスイッチ回路のスイッチ制御で行うことができる。

〔４〕＜スイッチ制御回路によるスイッチ制御形態＞
項３において、前記スイッチ制御回路は、前記第１のＭＯＳスイッチ回路をオン状態からオフ状態にする応答時間をオフ状態からオン状態にする応答時間よりも長くし、前記第２のＭＯＳスイッチ回路をオン状態からオフ状態にする応答時間をオフ状態からオン状態にする応答時間よりも長くする制御を行う。

これによれば、ＭＯＳスイッチ回路のオン状態とオフ状態の一方から他方への応答時間によって切り替え遷移時間を決定することができる。

〔５〕＜内部電源ノードから動作電源を受ける選択制御回路＞
項３において、前記スイッチ制御回路は、前記内部電源ノードから供給される電源を動作電源とする。

これによれば、スイッチ制御回路の誤動作防止を簡単に保証することができる。

〔６〕＜レギュレータの出力を動作電源とする電圧低下検出回路及びスイッチ制御回路＞
項３において、前記スイッチ制御回路は、前記メイン電源端子とバックアップ電源端子の二つの電源端子から供給される電源を降圧可能な電圧レギュレータ（１６０）の出力を動作電源とする。

これによれば、スイッチ制御回路は電圧レギュレータを介して動作電源が供給されるから耐ノイズ性を向上させることができる。

〔７〕＜時計回路＞
項１において、前記所定の内部回路は、前記内部電源ノードから供給される電源により動作電源が保証される時計回路（１８）を有する。

これにより、バックアップ電源端子が内部電源ノードに接続されメイン電源端子が内部電源ノードから切り離されている状態で、電源系ノイズや誘導ノイズに起因して内部ノードへの電源供給が断たれて時計回路に誤動作を生ずる虞を未然に防ぐことができる。

〔８〕＜揮発性メモリ＞
項１において、前記所定の内部回路は、前記内部電源ノードから供給される電源により動作電源が保証される揮発性メモリ（１６）を有する。

これにより、バックアップ電源端子が内部電源ノードに接続されメイン電源端子が内部電源ノードから切り離されている状態で、電源系ノイズや誘導ノイズに起因して内部ノードへの電源供給が断たれて揮発性メモリの記憶情報が失われる虞を未然に防ぐことができる。

〔９〕＜バックアップ電源端子からメイン電源端子への切り替え遷移時間を大きくする＞
半導体装置（１，１Ａ）は、メイン電源（２）に接続するメイン電源端子（１０）とバックアップ電源（３）に接続するバックアップ電源端子（１１）の二種類の電源端子の内の一方を内部電源ノード（１２）に切り替え回路（１３，１３Ａ）で切り替えて接続することで動作する所定の内部回路（１４）を有する。前記切り替え回路は、前記二種類の電源端子の内の一方を内部電源ノードに切り替えて接続する過程において切り離し対象にされる電源端子の切り離しを、接続対象にされる電源端子の接続よりも遅延させ、前記電源ノードの接続先をバックアップ電源端子からメイン電源端子に切り替える場合の前記遅延を、メイン電源端子からバックアップ電源端子に切り替える場合の前記遅延よりも大きくする。

これによれば、切り離し対象にされる電源端子の切り離しを、接続対象にされる電源端子の接続よりも遅延させることによって、接続対象にされる電源の供給が切り離し対象の電源端子の切り離しに間に合わなくなる事態が抑制される。そして、前記電源ノードの接続先をバックアップ電源端子からメイン電源端子に切り替える場合の前記遅延を、メイン電源端子からバックアップ電源端子に切り替える場合の前記遅延よりも大きくすることにより、バックアップ電源による半導体装置の動作中に、ノイズによりメイン電源端子の誤った電圧復帰判定があっても、バックアップ電源端子からの電源供給が断たれないようになる。更に、前記電源ノードの接続先をメイン電源端子からバックアップ電源端子に切り替える場合の前記遅延は、バックアップ電源端子からメイン電源端子に切り替える場合の前記遅延よりも小さくなるから、バックアップ電源からメイン電源系回路への電流の逆流によるバックアップ電源の無駄な消耗の抑制に資することができる。

〔１０〕＜遅延を形成する回路＞
項９において、前記切り替え回路は、前記メイン電源端子に供給される電源の電圧と参照電圧とを比較する比較回路（３６）と、前記比較回路の出力を入力して当該入力に対して第１遅延時間待った後にその出力に入力の変化を反映する第１遅延回路（４０）と、前記比較回路の出力を入力して当該入力に対して前記第１遅延時間よりも長い第２遅延時間待った後にその出力に入力の変化を反映する第２遅延回路（４１）と、前記比較回路の出力と前記第１遅延回路の出力を入力して前記メイン電源端子と内部電源ノードとの接続を切り替え制御する第１信号（３３）を生成する第１論理ゲート回路（４２）と、前記比較回路の出力と前記第２遅延回路の出力を入力して前記バックアップ電源端子と内部電源ノードとの接続を切り替え制御する第２信号（３４）を生成する第２論理ゲート回路（４３）を有する。

これによれば、切り替え回路を容易に実現することができる。

〔１１〕＜スイッチ回路＞
項１０において、前記切り替え回路は、前記メイン電源端子と前記内部電源ノードの間に配置され前記第１信号でスイッチ制御される第１のＭＯＳスイッチ回路（３１）と、前記バックアップ電源端子と前記内部電源ノードの間に配置され前記第２信号でスイッチ制御される第２のＭＯＳスイッチ回路（３２）を有する。

これによれば、電源端子と内部ノードの接続／遮断を行う回路を簡単に実現することができる。

〔１２〕＜スイッチ制御形態＞
項１１において、前記第１のＭＯＳスイッチ回路はオン状態からオフ状態にされる応答時間がオフ状態からオン状態にされる応答時間よりも長くされ、前記第２のＭＯＳスイッチ回路はオン状態からオフ状態にされる応答時間がオフ状態からオン状態にされる応答時間よりも長くされる。

これによれば、ＭＯＳスイッチ回路のオン状態とオフ状態の一方から他方への応答時間によって電源端子を切り替えるために遅延時間を決定することができる。

〔１３〕＜バックアップ電源端子からメイン電源端子への切り替え遷移時間を大きくする＞
半導体装置（１，１Ａ）は、メイン電源（２）に接続するメイン電源端子（１０）とバックアップ電源（３）に接続するバックアップ電源端子（１１）の二種類の電源端子の内の一方を内部電源ノード（１２）に切り替えて接続する切り替え回路（１３，１３Ａ）と、前記切り換え回路で選択的に切り替え接続されたメイン電源端子又はバックアップ電源からの電源を動作電源とする時計回路（１８）とを有する。前記切り替え回路は、前記二種類の電源端子の内の一方を内部電源ノードに切り替えて接続する切り替え過程において切り離し対象にされる電源端子の切り離し遷移時間を、接続対象にされる電源端子の接続遷移時間よりも長くし、前記内部電源ノードの接続先を前記バックアップ電源端子から前記メイン電源端子に切り替えるときの切り替え遷移時間を、前記メイン電源端子から前記バックアップ電源端子に切り替えるときの切り替え遷移時間より長くする。

これによれば、切り離し対象にされる電源端子の切り離しを、接続対象にされる電源端子の接続よりも遅延させることによって、接続対象にされる電源の供給が切り離し対象の電源端子の切り離しに間に合わなくなる事態が抑制される。そして、前記電源ノードの接続先をバックアップ電源端子からメイン電源端子に切り替える場合の前記遅延を、メイン電源端子からバックアップ電源端子に切り替える場合の前記遅延よりも大きくすることにより、バックアップ電源による半導体装置の動作中に、ノイズによりメイン電源端子の誤った電圧復帰判定があっても、バックアップ電源端子からの電源供給が断たれないようになる。したがって、バックアップ電源端子が内部電源ノードに接続されメイン電源端子が内部電源ノードから切り離されている状態で、電源系ノイズや誘導ノイズに起因して内部ノードへの電源供給が断たれて時計回路に誤動作を生ずる虞を未然に防ぐことができる。更に、前記電源ノードの接続先をメイン電源端子からバックアップ電源端子に切り替える場合の前記遅延は、バックアップ電源端子からメイン電源端子に切り替える場合の前記遅延よりも小さくなるから、バックアップ電源からメイン電源系回路への電流の逆流によるバックアップ電源の無駄な消耗の抑制に資することができる。

〔１４〕＜切り替え回路を構成するＭＯＳスイッチ回路＞
項１３において、前記切り替え回路は、前記メイン電源端子と前記内部電源ノードの間に配置された第１のＭＯＳスイッチ回路（３１）及び前記バックアップ電源端子と前記内部電源ノードの間に配置された第２のＭＯＳスイッチ回路（３２）を有する。

これによれば、電源端子と内部ノードの接続／遮断を行う回路を簡単に実現することができる。

〔１５〕＜ＭＯＳスイッチ回路をスイッチ制御するスイッチ制御回路＞
項１４において、前記切り替え回路は、前記第１のＭＯＳスイッチ回路及び第２のＭＯＳスイッチ回路のスイッチ制御を行うスイッチ制御回路（３５）を有する。

これによれば、電源端子と内部ノードの接続／遮断をＭＯＳスイッチ回路のスイッチ制御で行うことができる。

〔１６〕＜スイッチ制御回路によるスイッチ制御形態＞
項１５において、前記スイッチ制御回路は、前記第１のＭＯＳスイッチ回路をオン状態からオフ状態にする応答時間をオフ状態からオン状態にする応答時間よりも長くし、前記第２のＭＯＳスイッチ回路をオン状態からオフ状態にする応答時間をオフ状態からオン状態にする応答時間よりも長くする制御を行う。

これによれば、ＭＯＳスイッチ回路のオン状態とオフ状態の一方から他方への応答時間によって電源端子を切り替えるために遅延時間を決定することができる。

〔１７〕＜イベント入力に応答する時刻情報のキャプチャ機能＞
項１３において、外部からの所定のイベント入力に応答して前記時計回路が時刻情報を保持させる記憶回路（１６）を有し、前記記憶回路は前記時計回路と同じ電源で動作される。

これによれば、ノイズに起因して記憶回路への電源供給が途切れる虞はないので、当該記憶回路に一旦保持された時刻情報が失われることはない。

２．実施の形態の詳細
実施の形態について更に詳述する。

図２には一実施の形態に係る半導体装置とこれを用いたシステム構成の概略が例示される。１は半導体装置、２はメイン電源、３はバックアップ電源、４はＬＣＤ表示器、５は検出回路、６は振動子回路である。

半導体装置１は、特に制限されないが、単結晶シリコンのような１個の半導体基板にＣＭＯＳ集積回路製造技術などによって形成されている。半導体装置１は、メイン電源２に接続するメイン電源端子１０とバックアップ電源３に接続するバックアップ電源端子１１の二種類の電源端子の内の一方を内部電源ノード１２に切り替え回路１３で切り替えて接続することで動作する所定の内部回路（第１回路部）１４と、メイン電源端子１０から供給されるメイン電源を動作電源として動作するその他の回路部（第２回路部）１５を有する。メイン電源２の電源電圧をＶＣＣ、バックアップ電源３の電源電圧をＶＢＡＴＴと図示する。バックアップ電源３として例えば容量が数十ミリ・ファラッド（ｍＦ）の電気二重層キャパシタを用いる場合を例示する。この電気二重層キャパシタはメイン電源３からダイオードを介して充電される。

ここでは半導体装置１を例えばマイクロコントローラとして説明する。第２回路部１５は、命令を実行する中央処理装置（ＣＰＵ）、ＣＰＵのワーク領域などに用いられるメモリ、入出力ポートなどＣＰＵの周辺回路が含まれる。

第１回路部１４は、メイン電源端子１０とバックアップ電源端子１１の二種類の電源端子の内の一方を内部電源ノード１２に切り替えて接続する切り替え回路１３と、前記切り換え回路１３で選択的に切り替え接続されたメイン電源端子１０又はバックアップ電源１１からの電源を動作電源とする時計用タイマ（ＲＴＣ）１７、揮発性の記憶回路１６、及び発振回路１５を有する。ＲＴＣ１７は時、分、秒を刻むためのタイマカウンタとタイマ制御回路を有し、タイマカウンタが計数するクロック信号ＣＬＫは発振回路１５から供給される。発振回路１５には例えばクロック端子２２，２３を介して振動子回路６が接続される。

ＲＴＣ１７及び発振回路１５は時計回路１８を構成する。ＬＣＤ表示器４はＲＴＣ１７で形成されたとき、分、秒の時刻情報２４は時刻出力端子２０からＬＣＤ表示器４に出力され、ＬＣＤ表示器４は入力された時刻情報２４に基づいて時刻表示を行う。時刻情報は時刻表示だけでなく、時刻に基づく予約管理などに広く適用される。ＲＴＣ１７に対する時刻設定はＣＰＵ１５などを用いて行えばよいが、一旦時刻が設定されたＲＴＣ１７にはタイマ動作の継続性が要求される。時刻情報を用いる機器の信頼性を維持し、時刻再設定の負担を軽減するためである。

検出回路５は所定のイベントの発生を検出してイベント信号２６を出力し、イベント入力端子２１からイベント信号２６を入力したＲＴＣ１７は、そのときの時刻情報を記憶回路１６に格納する。これは、半導体装置１が何らかの意味でセキュリティーを要するシステムに搭載する場合を想定すると、許可無く当該システムの筐体を開けたときにイベント信号２６を発生させて、その痕跡を時刻情報によって残すという、耐タンパ性の実現に寄与する。

切り替え回路１３は、メイン電源端子１０と内部電源ノード１２の間に配置された第１のＭＯＳスイッチ回路３１、バックアップ電源端子１１と内部電源ノード１２の間に配置された第２のＭＯＳスイッチ回路３２、スイッチ制御回路３５、及び電圧低下検出回路３６を有する。

ここでは夫々のＭＯＳスイッチ回路３１，３２を、例えばＰチャネル型のパワーＭＯＳトランジスタで構成した場合を例示する。ＭＯＳスイッチ回路３１は、ボディダイオードのアノード側がメイン電源端子に対向するように、メイン電源端子１０と内部ノード１２との間にパワーＭＯＳトランジスタが接続される。ＭＯＳスイッチ回路３２は、夫々のパワーＭＯＳトランジスタのボディダイオードのアノード側が対向するように、メイン電源端子１０と内部ノード１２との間に２個のパワーＭＯＳトランジスタが直列に接続される。これらＭＯＳスイッチ回路３１，３２はパワーＭＯＳトランジスタに限定されずスイッチ素子であればよく、導電型もＰチャンネル型に限定されない。

スイッチ制御回路３５は電圧低下検出回路３６による検出信号３７に基づいて第１のＭＯＳスイッチ回路３１のスイッチ制御信号２３及び第２のＭＯＳスイッチ回路３２のスイッチ制御信号２４を形成する。電圧低下検出回路３６はメイン電源端子１０から供給されるメイン電源２の電源電圧ＶＣＣが動作保証下限電圧以下になったか否かを判別し、電源電圧ＶＣＣが動作保証下限電圧以下になったとき、検出信号３７を
ハイレベルに変化させ、電源電圧ＶＣＣが動作保証下限電圧よりも高くなったとき検出信号３７をローレベルに変化させる。

スイッチ制御回路３５は検出信号３７のハイレベルへの変化に応答して第１のＭＯＳスイッチ回路３１をオフ状態に、第２のＭＯＳスイッチ回路３２をオン状態に変化させ、内部電源ノード１２に供給する動作電源をメイン電源２からバックアップ電源３に切り替える。一方、スイッチ制御回路３５は検出信号３７のローレベルへの変化に応答して第２のＭＯＳスイッチ回路３２をオフ状態に、第１のＭＯＳスイッチ回路３１をオン状態に変化させ、内部電源ノード１２に供給する動作電源をバックアップ電源３からメイン電源２に切り替える。このときの切り替え制御タイミングは図３に例示されるように、メイン電源端子１０とバックアップ電源端子１１の内の一方を内部電源ノード１２に切り替えて接続する過程において切り離し対象にされる電源端子の切り離しを、接続対象にされる電源端子の接続よりも遅延させて、双方共に切断される状態がないようにされる。即ち、第１のＭＯＳトランジスタ回路３１がオフ状態にされる前に第２のＭＯＳトランジスタ回路３２がオン状態にされ、第２のＭＯＳトランジスタ回路３２がオフ状態にされる前に第１のＭＯＳトランジスタ回路３１がオン状態にされる。更に、内部電源ノード１２の接続先をバックアップ電源端子１１から前記メイン電源端子１０に切り替えるときの第１切り替え遷移時間ＤＬＹ１を、前記メイン電源端子１０から前記バックアップ電源端子１１に切り替えるときの第２切り替え遷移時間ＤＬＹ２より長くなるようにする。

上記機能を実現するスイッチ制御回路３５は、図１に例示されるように、短時間遅延回路４０、長時間遅延回路４１、アンドゲート４２、及びノアゲート４３を有する。短時間遅延回路４０は検出信号３７を入力し、例えば１ｎｓ程度の第２遅延時間を待って、その入力の変化を出力に反映する。長時間遅延回路４１は検出信号３７を入力し、想定するノイズ幅を超える第１遅延時間を待って、その入力の変化を出力に反映する。アンドゲート４２は短時間遅延回路４０の出力と検出信号３７との論理積信号をスイッチ制御信号３３として出力する。ノアゲート４３は長時間遅延回路４１の出力と検出信号３７との負論理和信号をスイッチ制御信号３４として出力する。図３において４４は短時間遅延回路４０の出力信号、４５は長時間遅延回路４１の出力信号である。第２１遅延時間は第１切り替え遷移時間ＤＬＹ１に相当し、第２遅延時間は第２切り替え遷移時間ＤＬＹ２に相当する。

ここで、上記想定するノイズ幅とは、電源系ノイズや誘導ノイズによって検出信号３７が不所望に反転すると考えられる最大の反転期間である。図４には第１遅延時間である第１切り替え遷移時間ＤＬＹ１よりも短いノイズ幅ＮＷＤＴのノイズが生じた場合の切り替え回路１３の動作タイミングが例示される。この場合、ＤＬＹ２＜ＮＷＤＴ＜ＤＬＹ１の関係にある。内部ノード１２からメイン電源端子１０が切り離され、内部電源ノード１２にバックアップ電源端子１１が接続された状態において、ノイズ５０によって検出信号３７にノイズ幅ＮＷＤＴの反転を生ずると（時刻ｔ０）、その変化を受ける短時間遅延回路４０はその切り替え遷移時間がノイズ幅ＮＷＤＴよりも短いので、その変化に同期して出力４４が反転される。しかしながら、その変化を受ける長時間遅延回路４１はその切り替え遷移時間がノイズ幅ＮＷＤＴよりも長いので、その変化によって出力４５は反転しない。したがって、時刻ｔ０からのノイズ幅ＮＷＤＴに応ずる所定期間、メイン電源端子１０に接続する第１のＭＯＳスイッチ回路３１はオン動作されてしまうが、バックアップ電源端子１１に接続する第２のＭＯＳスイッチ回路３２はオン状態を維持する。したがって、メイン電源端子１０からメイン電源２が供給されていない状態で、必要な動作電源がバックアップ電源３から供給されている状態において、バックアップ電源３の供給も断たれてしまう事態の発生を防止することができる。

仮に図１のアンドゲート４２及びノアゲート４３の双方に短時間遅延回路４０の出力４４を入力した場合には図５に例示されるように第１のスイッチ回路３１と第２のスイッチ回路３２の切り替えに伴う遷移時間は短い方の第２切り替え遷移時間ＤＬＹ２だけにされる。したがって、内部ノード１２からメイン電源端子１０が切り離され、内部電源ノード１２にバックアップ電源端子１１が接続された状態において、図６に例示されるように、ノイズ５０によって検出信号３７にノイズ幅ＮＷＤＴの反転を生ずると（時刻ｔ０）、その変化を受ける短時間遅延回路４０はその切り替え遷移時間がノイズ幅ＮＷＤＴよりも短いので、その変化に同期して出力４４が反転される。したがって、時刻ｔ０からのノイズ幅ＮＷＤＴに応ずる所定期間、メイン電源端子１０に接続する第１のＭＯＳスイッチ回路３１はオン状態に反転され、バックアップ電源端子１１に接続する第２のＭＯＳスイッチ回路３２はオフ状態に反転される。したがって、メイン電源端子１０からメイン電源２が供給されていない状態で、必要な動作電源がバックアップ電源３からも供給されない状態が形成され、ＲＴＣ１７に誤動作を生じ、記憶回路１６の記憶情報が破壊されることになる。

上述の切り替え回路１３の如く、内部電源ノード１２の接続先をバックアップ電源端子１１からメイン電源端子１０に切り替えるときの第１切り替え遷移時間ＤＬＹ１を、メイン電源端子１０からバックアップ電源端子１１に切り替えるときの第２切り替え遷移時間ＤＬＹ２より長くすることにより、以下の作用効果を奏する。

（１）第１切り替え遷移時間ＤＬＹ１よりも短い第２切り替え遷移時間ＤＬＹ２は、メイン電源２からバックアップ電源３への切り替え時に、バックアップ電源３からメイン電源系回路である第２回路部１５への電流の逆流によるバックアップ電源３の無駄な消耗の抑制に資することができる。

（２）第２切り替え遷移時間ＤＬＹ２よりも長い第１切り替え遷移時間ＤＬＹ１は、バックアップ電源３による半導体装置１の動作中に、ノイズに起因して電圧低下検出回路３６によるメイン電源端子１０の誤った電圧復帰判定があっても、バックアップ電源端子１１からの電源供給が断たれないことを保証する。これにより、バックアップ電源端子１１が内部電源ノード１２に接続されメイン電源端子１０が内部電源ノード１２から切り離されている状態で、電源系ノイズや誘導ノイズに起因して内部電源ノード１２への電源供給が断たれて時計回路に誤動作を生ずる虞を未然に防ぐことができる。したがって、メイン電源端子１０にメイン電源２が供給されていない状態でバックアップ電源３の無駄な消耗を抑制しつつ、バックアップ電源３で動作中にノイズによる不所望な電源切り替えによるＲＴＣ１７などの誤動作を防止することができる。

（３）例えば、半導体装置１を組み込んで時計回路１８の時刻情報を利用する機器の出荷前に、利用者の便に供するために、予め時計回路１８に時刻を設定してバックアップ電源３で時計回路１８の動作を継続させる。この状態で出荷された当該機器を利用者が据え付けたりする場合にはメイン電源２を接続しない状態で当該機器に他の機器を接続したりする作業が行われる。このときのケーブルの接続などに起因して比較的大きなノイズが発生しても、切り替え回路１３の上記作用によって時計回路１８の電源が一時的に失われることによる誤動作の発生を防止することができる。

（４）また、半導体装置１が何らかの意味でセキュリティーを要するシステム（例えばガスメータや電力メータ）に搭載する場合を想定すると、許可無く当該システムの筐体を開けたときにイベント信号２６を発生させて、その痕跡をとしてそのときの時刻情報を記憶回路１６に残すという、耐タンパ性が実現されている。このとき、バックアップ電源３で駆動されている場合においても電源系ノイズや誘導ノイズ等によって時計回路１８及び記憶回路１６への給電が断たれることを防止することができる。よってガスメータや電力メータなどのシステムにおける耐タンパ性の保証に資することができる。

（５）スイッチ制御回路３５は、前記内部電源ノード１２から供給される電源を動作電源とするから、スイッチ制御回路３５の誤動作防止を簡単に保証することができる。

図７には電圧低下検出回路３６の一例が示される。コンパレータ６０の非反転入力端子（＋）をメイン電源端子１０の接続し、コンパレータ６０の反転入力端子（−）に参照電圧Ｖｒｅｆを印加する。参照電圧Ｖｒｅｆには所要の動作保証下限電圧を設定すればよい。

図８には短時間遅延回路４０及び長時間遅延回路４１に適用される遅延回路の回路構成が例示される。遅延回路７３は容量素子（容量値Ｃ）７０、抵抗素子（抵抗値Ｒ）７１、及び出力バッファ７２によるＣＲ遅延回路として構成される。ＣＲ遅延回路の時定数は短時間遅延回路４０よりも長時間遅延回路４１の方が大きくなるように設定される。例えば短時間遅延回路４０のＲ×Ｃの値を１．４４２（１０^-９×Ω×Ｆ）としたとき遅延時間を１（ｎｓ）、長時間遅延回路４１のＲ×Ｃの値を１４４２０（１０^-９×Ω×Ｆ）としたとき遅延時間を１０，０００（ｎｓ）とする。この場合の配線遅延についてはＲ×Ｃの値が１（１０^-９×Ω×Ｆ）のとき遅延時間が０．７（ｎｓ）とされ、遅延回路４０、４１の遅延時間には配線遅延よりも大きな遅延時間が設定される。

図９には遅延回路７３の入力に対する出力波形が例示される。ＩＮは遅延回路７３の入力であり電圧低下検出信号３７に相当する。ＯＵＴは遅延回路７３の出力である。ＤＬＹは遅延回路７０に設定された遅延時間である。入力信号ＩＮの変動幅ＮＷＤＴは遅延時間ＤＬＹの幅よりも小さければ、入力の変動は出力ＯＵＴに影響を与えない。

図１０には短時間遅延回路４０及び長時間遅延回路４１に適用される別の遅延回路の回路構成が例示される。同図に示される遅延回路８３はインバータ８１を介する容量８０へ充放電電圧をコンパレータ８２で参照出電圧Ｖｒｅｆと比較する動作によって所望の遅延時間を形成する。遅延時間の長短は参照電圧Ｖｒｅｆ又は容量素子８０の容量値に応じて設定される。

図１１には短時間遅延回路４０及び長時間遅延回路４１に適用される更に別の遅延回路の回路構成が例示される。同図に示される遅延回路９３は入力信号ＩＮの立ち上がり変化に同期してクロック信号を発生するクロック発生回路９０、そのクロック信号を計数するカウンタ９１、及びフリップフロップ９２から成る。クロック発生回路９０は計数値の最下位ビットをフリップフロップ９２のセット端子に、最上位ビットをフリップフロップ８２のリセット端子に接続する。フリップフロップ９２の出力端子Ｑの出力を遅延回路９３の出力ＯＵＴとする。クロック発生回路９０はカウンタ９１の最上位ビットの論理値１への変化に応答して計数動作を停止する。したがって、クロック発生回路９０のクロック発生動作中に入力ＩＮに不所望な変化があっても影響を受けない。遅延時間の長短はクロック発生回路の９０のクロック信号周波数に応じて設定される。又は、カウンタ９１のフリップフロップの段数によってもその長短を設定可能である。

図１２にはＲＴＣの一例が示される。ＲＴＣ１７はプリスケーラ１０８、時計カウンタ１００、アラーム部１０１、割込み制御部１０４、及びキャプチャ制御部１０５を有する。プリスケーラ１０８は発振回路１５が出力するクロック信号から１２８Ｈｚの時計クロックを生成する。

時計カウンタ１００は時計クロックに基づいてカウンタＲ６４ＣＮＴで秒周期を生成し、秒周期に基づいてカウンタＲＳＥＣＣＮＴで秒を計数し、その出力を受けてカウンタＲＭＩＮＣＮＴで分を計数し、その出力を受けてカウンタＲＨＲＣＮＴで時を計数し、その出力を入力するカウンタＲＤＡＹＣＮＴ、ＲＷＫＣＮＴで日、曜日を計数する。カウンタＲＤＡＹＣＮＴの出力を受けるカウンタＲＭＯＮＣＮＴは月を計数し、その出力を受けるカウンタＲＹＲＣＮＴは年を計数する。

アラーム部１０１は時間カウンタ１００で計数された時刻や時間がアラームレジスタ１０２に設定された時間や時刻に一致するか否かをアラーム比較部１０３で比較し、一致の判別結果を割り込み制御部に１０４に出力する。割り込み制御部１０４は一致の判別結果に従って割り込み信号１０９を出力する。時間キャプチャ制御部１０５はイベント入力端子２１からの外部イベント２６やその他所定のイベントが入力されると、イベントレジスタ１０６の設定に応じて、時間カウンタ１００の計数時間をバスインタフェース１１０及び内部周辺バス１１を介して記憶回路１６などに格納するインプットキャプチャ動作を制御する。

図１３には半導体装置１をマイクロコントローラとして実現した場合の構成が例示される。半導体装置１は、中央処理装置（ＣＰＵ）、キャッシュメモリ、及びメモリ管理ユニットなどを備えたプロセッサコア（ＭＰＵ）１２２を有し、プロセッサコア１２２はＲＯＭ１２０が保有するプログラムを実行してデータ処理を行い、ＲＡＭ１２１をデータ処理のワーク領域として用いる。プログラムを構成する命令は命令バス１５０を介してやり取りされ、オペランドはオペランドバス１５１を介してやり取りされる。

ＭＰＵ１２２の周辺回路として、割り込みコントローラ（ＩＣＵ）１２３、データ転送制御装置（ＤＴＣ）１２４、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１２５、バスステートコントローラ（ＢＳＣ）１２６、コンペアマッチタイマ（ＣＭＴ）１３０、コントロールエリアネットワークモジュール（ＣＡＮ）１３１、シリアルペリフェラルインタフェースコントローラ（ＳＰＩ）１３２、シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ）１３３、巡回冗長検査演算器（ＣＲＣ）１３４、ウォッチドッグタイマ（ＷＤＴ）１３５、プログラマブルパルスジェネレータ（ＰＰＧ）１３６、汎用タイマ（ＴＭＲ）１３７、リアルタイムクロック（ＲＴＣ）１８、デジタルアナログコンバータ（ＤＡＣ）１３８、温度センサ１３９を有する。

更にＢＳＣ１２６及び外部バス１１５を介して外部にインタフェースされる入出力ポート回路１４０を有し、入出力ポート回路１４０はプログラマブルに入出力機能が設定される複数のポート（ＰＲＴ）１４１を有する。

図１４には耐ノイズ性を更に強化した例を示す。同図に示される半導体装置１Ａは、動作電圧が５Ｖの５Ｖトランジスタ（５ＶＴｒ）領域ＦＬＤ＿５ｖと、動作電圧が２Ｖの２Ｖトランジスタ（２ＶＴｒ）領域ＦＬＤ＿２ｖに分けられる。図２の例は全て５ＶＴｒ領域であった。

半導体装置１Ａは、メイン電源２に接続するメイン電源端子１０とバックアップ電源３に接続するバックアップ電源端子１１の二種類の電源端子の内の一方を内部電源ノード１２に切り替え回路１３Ａで切り替えて接続することで動作する所定の内部回路（第１回路部）１４Ａと、メイン電源端子１０から供給されるメイン電源を動作電源として動作するその他の回路部（第２回路部）１５Ａを有する。

第２回路１５Ａにおいて、命令を実行する中央処理装置（ＣＰＵ）、ＣＰＵのワーク領域などに用いられるメモリ、入出力ポートなどＣＰＵの周辺回路が含まれる回路１７１は２ＶＴｒ領域ＦＬＤ＿２ｖに形成され、この領域ＦＬＤ＿２ｖはメイン電源端子１０からのメイン電源を５Ｖから２Ｖに降圧するレギュレータ（ＲＧＬ）１７０の出力を動作電源とする。

第１回路１４Ａにおいて前記記憶回路１６、ＲＴＣ１７、及び発振回路１５は２ＶＴｒ領域ＦＬＤ＿２ｖに形成され、この領域ＦＬＤ＿２ｖは内部ノード１２からの５Ｖ電源を２Ｖに降圧するレギュレータ（ＲＧＬ）１６１の出力を動作電源とする。

切り替え回路１３Ａは電圧低下検出回路３６及びスイッチ制御回路３５が形成された２ＶＴｒ領域ＦＬＤ＿２ｖと、その他の回路が形成された５ＶＴｒ領域ＦＬＤ＿５ｖとから成る。この５ＶＴｒ領域ＦＬＤ＿５ｖにはＭＯＳスイッチ回路３１，３２のほかにレギュレータ１６０，１６１が形成されている。レギュレータ１６１は前述の通りである。レギュレータ１６０は、メイン電源端子１０からの５Ｖのメイン電源を降圧し、また、バックアップ電源端子１１からの５Ｖのバックアップ電源を降圧して、２Ｖの降圧電源を生成し、これを電圧低下検出回路３６及びスイッチ制御回路３５の動作電源として供給する。特に図示はしないが、メイン電源端子１０からの５Ｖのメイン電源を降圧する第１レギュレータ部と、バックアップ電源端子１１からの５Ｖのバックアップ電源を降圧する第２レギュレータ部とを有し、夫々のレギュレータ部の出力はダイオードを介して電圧低下検出回路３６及びスイッチ制御回路３５に共通に与えられる。

このように、電圧低下検出回路３６及びスイッチ制御回路３５は電圧レギュレータ１６０を介して動作電源が供給されるから図２の場合に比べて耐ノイズ性が向上させる。同様に記憶回路１６、ＲＴＣ１７，発振回路１５は内部電源ノード１２の電圧がレギュレータ１６１を介して与えられるので、この点においても記憶回路１６、ＲＴＣ１７，発振回路１５の耐ノイズ性が向上される。

図１５にはバックアップ電源３にコイン型リチウム電池（ボタン電池）を接続した場合の例が示される。半導体装置１は図２と全く同じでよい。電気二重層キャパシタの場合のように充電を要しないので、ダイオードを介してメイン電源端子１０をバックアック電源端子１１に接続しておくことを要しない。ノイズに対する影響は電気二重層キャパシタの場合に比べて小さくなるが、その影響を受けてバックアップ電源駆動時に電源遮断の虞があることに変わりはない。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、第１回路は時計回路を備える場合に限定されず、揮発性メモリであってもよく、不所望な電源遮断によって誤動作の虞のある回路であればよい。

半導体装置はマイクロコントローラに限定されず、種々の半導体装置に適用可能である。半導体装置はチップ又はペレット、単一チップをパッケージしたデバイス、更には複数チップを搭載したモジュールであってもよい。

メイン電源端子及びバックアップ電源端子は夫々複数個であってよいことは言うまでもいない。遅延回路の構成は上記に限定されず適宜変更可能である。

１、１Ａ 半導体装置
２ メイン電源
３ はバックアップ電源
４ ＬＣＤ表示器
５ 検出回路
６ 振動子回路
１０ メイン電源端子
１１ バックアップ電源端子
１２ 内部電源ノード
１３，１３Ａ 切り替え回路
１４ 所定の内部回路（第１回路部）
１５ その他の回路部（第２回路部）
１５ 発振回路
１６ 揮発性の記憶回路
１７ 時計用タイマ（ＲＴＣ）
１８ 時計回路
２０ 時刻出力端子
２１ イベント入力端子
２４ 時刻情報
２６ イベント信号
３１ 第１のＭＯＳスイッチ回路
３２ 第２のＭＯＳスイッチ回路
３５ スイッチ制御回路
３６ 電圧低下検出回路
ＤＬＹ１ 第１切り替え遷移時間
ＤＬＹ２ 第２切り替え遷移時間
４０ 短時間遅延回路
４１ 長時間遅延回路
４２ アンドゲート
４３ ノアゲート
ＮＷＤＴ ノイズ幅
１００ 時計カウンタ
１０１ アラーム部
１０４ 割り込み制御部
１０５ キャプチャ制御部
１０８ プリスケーラ
１２０ ＲＯＭ
１２１ ＲＡＭ
１２２ プロセッサコア（ＭＰＵ）
１２３ 割り込みコントローラ（ＩＣＵ）
１２４ データ転送制御装置（ＤＴＣ）
１２５ ダイレクトメモリアクセスコントローラ
１２６ バスステートコントローラ（ＢＳＣ）
１３０ コンペアマッチタイマ（ＣＭＴ）
１３１ コントロールエリアネットワークモジュール
１３２ シリアルペリフェラルインタフェースコントローラ（ＳＰＩ）
１３３ シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ）
１３４ 巡回冗長検査演算器（ＣＲＣ）
１３５ ウォッチドッグタイマ（ＷＤＴ）
１３６ プログラマブルパルスジェネレータ（ＰＰＧ）
１３７ 汎用タイマ（ＴＭＲ）
１３８ デジタルアナログコンバータ（ＤＡＣ）
１３９ 温度センサ
ＦＬＤ＿５ｖ 動作電圧が５Ｖの５Ｖトランジスタ（５ＶＴｒ）領域
ＦＬＤ＿２ｖ 動作電圧が２Ｖの２Ｖトランジスタ（２ＶＴｒ）領域
１６０，１６１，１７０ レギュレータ（ＲＧＬ）

Claims (2)

1. メイン電源に接続するメイン電源端子とバックアップ電源に接続するバックアップ電源端子の二種類の電源端子の内の一方を内部電源ノードに切り替え回路で切り替えて接続することで動作する所定の内部回路を有し、
   前記切り替え回路は、前記二種類の電源端子の内の一方を内部電源ノードに切り替えて接続する過程において切り離し対象にされる電源端子の切り離しを、接続対象にされる電源端子の接続よりも遅延させ、前記内部電源ノードの接続先をバックアップ電源端子からメイン電源端子に切り替える場合の前記遅延を、メイン電源端子からバックアップ電源端子に切り替える場合の前記遅延よりも大きくし、
   前記切り替え回路は、前記メイン電源端子に供給される電源の電圧と参照電圧とを比較する比較回路と、前記比較回路の出力を入力して当該入力に対して第１遅延時間待った後にその出力に入力の変化を反映する第１遅延回路と、前記比較回路の出力を入力して当該入力に対して前記第１遅延時間よりも長い第２遅延時間待った後にその出力に入力の変化を反映する第２遅延回路と、前記比較回路の出力と前記第１遅延回路の出力を入力して前記メイン電源端子と内部電源ノードとの接続を切り替え制御する第１信号を生成する第１論理ゲート回路と、前記比較回路の出力と前記第２遅延回路の出力を入力して前記バックアップ電源端子と内部電源ノードとの接続を切り替え制御する第２信号を生成する第２論理ゲート回路を有し、
   前記切り替え回路は、前記メイン電源端子と前記内部電源ノードの間に配置され前記第１信号でスイッチ制御される第１のＭＯＳスイッチ回路と、前記バックアップ電源端子と前記内部電源ノードの間に配置され前記第２信号でスイッチ制御される第２のＭＯＳスイッチ回路を有し、
   前記第２のＭＯＳスイッチ回路は、前記第１のＭＯＳスイッチ回路よりも多い複数のＭＯＳトランジスタを含み、
   前記第２のＭＯＳスイッチは、前記複数のＭＯＳトランジスタが直列に接続されて構成される、半導体装置。
2. 請求項１において、前記第１のＭＯＳスイッチ回路はオン状態からオフ状態にされる応答時間がオフ状態からオン状態にされる応答時間よりも長くされ、前記第２のＭＯＳスイッチ回路はオン状態からオフ状態にされる応答時間がオフ状態からオン状態にされる応答時間よりも長くされる、半導体装置。

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