JP3944226B2 - バックアップ回路 - Google Patents

Description

【技術分野】
本発明は、電源瞬断時にデジタル回路の中の記憶回路に記憶された情報を保持するバックアップ回路に係り、特に、標準ＣＭＯＳプロセスで構成可能なバックアップ回路に関する。
【背景技術】
従来のデジタル回路では、例えば、特開２００１−３２７１０１号公報に記載されているように、電源供給端子とデジタル回路との間にバックアップコンデンサからなるバックアップ回路を備えたものが知られている。電源供給端子から電圧が供給されているとき、バックアップコンデンサはチャージされ、電源瞬断時に電源供給端子から電圧が遮断されると、バックアップコンデンサにチャージされた電荷により、電圧がデジタル回路に供給され、記憶回路に記憶された情報を保持するようにしている。
そして、バックアップコンデンサにチャージされた電圧が、電源供給端子から外部に供給されるのを防止するために、電源供給端子とバックアップコンデンサとの間に、ダイオードを配置することが知られている。ここで、ダイオードのアノードが電源供給端子に接続され、ダイオードのカソードがバックアッブコンデンサの一方の端子に接続されることにより、電源供給端子から供給される電圧が低下した場合にはバックアップコンデンサから電源供給端子への電流の逆流を防止する。
しかしながら、ダイオードを用いるものでは、ダイオードとデジタル回路を同一のＬＳＩチップに構成するには標準ＣＭＯＳプロセスでは不可能であるため、ＳＯＩプロセス等の特殊なプロセスが必要となる。このため、デジタル回路を標準ＣＭＯＳプロセスで構成した場合には、ダイオードは外部素子になるという問題があった。また、ダイオードを用いる場合には、通常動作時においてもダイオ一ドが電圧降下を発生させるという問題があった。
それに対して、ダイオードに代えて、発振器とチャージポンプで駆動されるＭＯＳトランジスタを用いるものも知られている。この構成では、電源供給端子から供給される電圧により発振器を駆動し、この発振器の出力によりチャージポンプを駆動する。また、ＭＯＳトランジスタのアノードが電源供給端子に接続され、ＭＯＳトランジスタのカソードがバックアップコンデンサの一方の端子に接続される。チャージポンプの出力は、ＭＯＳトランジスタのゲートに供給される。そして、電源供給端子から供給される電圧が低下した場合には発振器が停止し、チャージポンプからＭＯＳトランジスタのゲートに印加する電圧を低下させて、ＭＯＳトランジスタをオフにし、バックアップコンデンサから電源供給端子に電流が逆流することを防止する。この構成では、標準ＣＭＯＳプロセスで構成することができるので、デジタル回路と同一半導体チップに集積化することができ、また、電圧降下もほとんど生じないものである。
【特許文献１】
特開２００１−３２７１０１号公報
【発明の開示】
【発明が解決しようとする課題】
しかしながら、発振器とチャージポンプとＭＯＳトランジスタを用いるものでは、発振器とチャージポンプを構成するために約１５点のトランジスタ素子が必要であり、素子数が多くなるため、回路規模が大きくなるという問題があった。
本発明の目的は、標準ＣＭＯＳプロセスで構成することができ、回路規模の小さなバックアップ回路を提供することにある。
【課題を解決するための手段】
（１）上記目的を達成するために、本発明は、記憶回路を含むデジタル回路とこのデジタル回路に電源を供給する電源供給端子との間に配置され、電源瞬断時に前記デジタル回路にバックアップ電圧を供給するバックアップコンデンサを有し、前記記憶回路に記憶された情報を保持するバックアップ回路において、前記電源供給端子と前記バックアップコンデンサとの間に配置され、前記電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を順方向とするダイオードとして働くとともに、標準ＣＭＯＳプロセスで構成することができる素子を備えるようにしたものである。
かかる構成により、標準ＣＭＯＳプロセスで構成することができ、回路規模を小さくし得るものとなる。
（２）上記（１）において、好ましくは、前記素子は、ＭＯＳトランジスタであり、このＭＯＳトランジスタのゲート端子がグランド電位に接続するようにしたものである。
（３）上記（２）において、好ましくは、前記ＭＯＳトランジスタは、複数個直列に接続されたものである。
（４）上記（１）において、好ましくは、前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路を低消費電力状態に移行させる移行手段を備えるようにしたものである。
（５）上記（４）において、好ましくは、前記移行手段は、前記電源供給端子の電圧を検出する電圧検出手段であり、予め定められた電圧以下になった場合に前記デジタル回路をスタンバイ状態に移行させるものである。
（６）上記（４）において、好まし’くは、前記移行手段は、前記電源供給端子から供給される電圧によって駆動される発振器であり、この発振器から出力されるクロック信号により、前記デジタル回路を駆動するとともに、前記電源供給端子から供給される電圧が予め定められた電圧になると、発振を停止するものである。
（７）上記（１）において、好ましくは、前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路をリセットするリセット手段を備えるようにしたものである。
（８）上記（７）において、好ましくは、前記リセット手段は、前記電源供給端子の電圧が予め定められた電圧以下になった後、所定時間遅延して前記デジタル回路をリセットするようにしたものである。
【発明の効果】
本発明によれば、標準ＣＭＯＳプロセスで構成することができ、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
以下、図１〜図４を用いて、本発明の第１の実施形態によるバックアップ回路の構成および動作について説明する。
最初に、図１を用いて、本実施形態によるバックアップ回路の構成について説明する。
図１は、本発明の第１の実施形態によるバックアップ回路の構成を示す回路図である。
バックアップ回路１０は、直列に接続されたＰ−ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２と、バックアップコンデンサＣ１と、電圧検出回路１２と、遅延回路１４とから構成される。
ＭＯＳトランジスタＭＯＳ１のカソード端子Ｋ１は、電源供給端子ＴＩＮに接続されている。ＭＯＳトランジスタＭＯＳ１のアノード端子Ａ１は、ＭＯＳトランジスタＭＯＳ２のカソード端子Ｋ２に接続されている。ＭＯＳトランジスタＭＯＳ１のゲート端子Ｇ１は、電源供給端子ＴＧＮＤに接続されている。電源供給端子ＴＧＮＤは接地電位である。電源供給端子ＴＩＮ，ＴＧＮＤには、外部電源が接続され、電圧Ｖ１が供給される。
ＭＯＳトランジスタＭＯＳ２のカソード端子Ｋ２は、ＭＯＳトランジスタＭＯＳ１のアノード端子Ａ１に接続されている。ＭＯＳトランジスタＭＯＳ２のアノード端子Ａ２は、デジタル回路２０の電源供給端子ＶＤＤに接続されている。ＭＯＳトランジスタＭＯＳ２のゲート端子Ｇ２は、電源供給端子ＴＧＮＤに接続されている・これによって、ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２は、電源供給端子ＴＩＮと、デジタル回路２０の電源供給端子ＶＤＤの間に直列に接続されている。
直列接続されたｐ−ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２は、図２を用いて後述するように、外部から電源が正常に供給されている時には抵抗として働き、電源が遮断された時にはデジタル回路２０から電源供給端子ＴＩＮへの方向を順方向とするダイオードとして働く素子である。
バックアップコンデンサＣ１の一方の端子は、ＭＯＳトランジスタＭＯＳ２のアノード端子Ａ２と、デジタル回路２０の電源供給端子ＶＤＤとの接続点に接続されている。バックアップコンデンサＣ１の一方の端子は、電源供給端子ＴＧＮＤに接続されている。バックアップコンデンサＣ１には、電源供給端子ＴＩＮ，ＴＧＮＤからデジタル回路２０の電源供給端子ＶＤＤに供給される電源電圧を充電する。
電圧検出回路１２は、電源供給端子ＴＩＮ，ＴＧＮＤの両端電圧を検出し、デジタル回路２０を低電力状態（スタンバイ状態）に移行させる信号を発生する。電圧検出回路１２の出力は、デジタル回路２０のスタンバイ端子ＳＴＡＮＢＹに入力する。デジタル回路２０のスタンバイ端子ＳＴＡＮＢＹの入力信号がハイレベルになると、デジタル回路２０は、その内部に備えられているＣＰＵ（演算器）等への電力供給を停止して、デジタル回路２０を低電力状態に移行する。なお、このとき、デジタル回路２０の内部のＲＯＭなどの記憶素子は、デジタル回路２０の電源供給端子ＶＤＤから供給される電圧によって記憶されている情報を保持する。
遅延回路１４は、電圧検出回路１２の出力信号を遅延させた遅延信号を発生する。遅延回路１４の出力信号は、デジタル回路２０のリセット端子ＲＥＳＥＴに供給される。デジタル回路２０は、リセット端子ＲＥＳＥＴの入力信号がローレベルからハイレベルに変化すると、内部のＣＰＵ等にリセットをかけ、デジタル回路２０の動作を復帰させる。
次に、図２を用いて、本実施形態によるバックアップ回路に用いるＭＯＳトランジスタの断面構造について説明する。
図２は、本発明の第１の実施形態によるバックアップ回路に用いるＭＯＳトランジスタの断面構造を示す断面図である。なお、図１と同一符号は、同一部分を示している。
ｐ−ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２は、Ｐ−ＳＵＢ基板ｍ１に互いに分離されたＮ−ＷＥＬＬｍ２，ｍ２を配置し、このＮ−ＷＥＬＬｍ２，ｍ３にそれぞれＰ＋拡散ｍ４，ｍ５，ｍ６，ｍ７とゲート電極ｍ８，ｍ９を配置することにより構成され、標準ＣＭＯＳプロセスで容易に構成できるものである。
次に、図１および図３を用いて、本実施形態によるバックアツプ回路の動作に
ついて説明する。
図３は、本発明の第１の実施形態によるバックアップ回路の動作説明図である。
図１に示したバックアップ回路１０において、通常時には、ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２のゲート端子がグランド電位に接続されているので、ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２はオン状態であるため、微小抵抗として働き、ほとんど電圧降下を発生させずに電源供給端子ＴＩＮ，ＴＧＮＤに供給された電圧をデジタル回路２０に供給する。ここで、１個のＭＯＳトランジスタのオン状態における抵抗を２Ωとすると、２個のＭＯＳトランジスタＭＯＳ１，ＭＯＳ２の抵抗値は４Ωである。ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２を流れる電流を１０ｍＡとすると、ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２における電圧ドロップは、わずか０．０４Ｖである。
したがって、図３に示すように、通常時は、電源供給端子ＴＩＮ，ＴＧＮＤに供給される外部電圧Ｖ１に対して、デジタル回路２０の電源供給端子ＶＤＤに供給される電圧Ｖ２は、わずか０．０４Ｖ程度低い電圧である。
一方、電源瞬断時には、ＭＯＳトランジスタＭＯＳ２は、ＭＯＳトランジスタとしての動作はせず、Ｐ＋拡散ｍ７とＮ−ＷＥＬＬｍ３によりダイオードとして動作し、ＭＯＳトランジスタＭＯＳ１もＰ＋拡散ｍ５とＮ−ＷＥＬＬｍ２によりダイオードとして動作する。
このため、図３に示すように、時刻ｔ１において電源瞬断となると、電源供給端子ＴＩＮ，ＴＧＮＤの電圧Ｖ１が０Ｖになっても、デジタル回路２０に供給される電圧Ｖ２はダイオードの順方向電圧Ｖｄの２個分の電圧２Ｖｄ（約１．２Ｖ）が維持される。一般にデジタル回路２０の記憶装置は、例えばフリップフロップやＲＡＭから構成され、これらの記憶装置は、電源電圧が０．５Ｖ程度まで低下しても情報を維持することができる。つまり、本実施形態のバックアップ回路１０によって、デジタル回路２０に供給する電源電圧をダイオードの順方向電圧２個分の電圧である約１．２Ｖに維持させておくことで、デジタル回路内部にあるフリップフロップやＲＡＭの情報を維持させることができる。このことにより、電源瞬断の回復後もデジタル回路２０を正常に動作させることができるようになる。
なお、一般的に記憶装置は電源電圧が０．５Ｖ程度まで低下しても情報を維持できるものであり、そのためには、ＭＯＳトランジスタは１個だけ用いるようにしてもよいものである。ただし、記憶装置は、製造時のばらつきにより情報を維持できる電圧にもばらつきがあるため、本実施形態では、ＭＯＳトランジスタを２個直列接続して、電源電圧を約１．２Ｖとして、記憶装置にばらつきがあっても情報が維持できるようにしている。
以上説明したように、本実施形態では、外部から電源が正常に供給されている時には抵抗として働き、電源が遮断された時にはデジタル回路２０から電源供給端子ＴＩＮへの方向を順方向とするダイオードとして働く素子であるｐ−ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２を、電源供給端子ＴＩＮとデジタル回路２０の電源供給端子ＶＤＤに接続している。ＭＯＳトランジスタは、標準ＭＯＳプロセスによって構成することができるため、デジタル回路と同一半導体チップに集積化することができる。また、ＭＯＳトランジスタは、通常時には電圧降下もほとんど生じないものである。さらに、電源瞬断時には、ダイオードとして機能するため、バックアップコンデンサから電源供給端子方向への逆流を防止することができる。
また、２個のＭＯＳトランジスタを用いるだけであるため、発振器とチャージポンプとＭＯＳトランジスタを用いる従来のものに比べて、発振器とチャージポンプが不要になり、ＭＯＳトランジスタが１個追加されるだけであるため、素子数を少なくでき、結果として、回路規模は約１／２にすることができる。
なお、ＭＯＳトランジスタは、ｐ−ＭＯＳとして説明したが、ｎ−ＭＯＳを用いて構成することも可能である。
また、電圧検出回路１２は、電源瞬断時に、デジタル回路２０を低消費電力状態にするようにして、電源電圧をバックアップするバックアップコンデンサＣ１が電源電圧を保持する時間を長くするようにしている。
また、遅延回路１４は、電源瞬断からの復帰後に遅延回路の遅延時間後に、デジタル回路２０にリセット信号を供給するようにするために設けられている。これによって、電源瞬断からの復帰後不安定になる恐れのあるデジタル回路の場合にも、復帰時に安定化することができる。
次に、図４を用いて、本実施形態によるバックアップ回路の具体的な構成について説明する。
図４は、本発明の第１の実施形態によるバックアップ回路の具体的な構成を示す回路図である。なお、図１と同一符号は、同一部分を示している。
図４においては、電圧検出回路１２として、インバータＭＯＳ回路ＩＮＶ１を用い、遅延回路１４として、インバータＭＯＳ回路ＩＮＶ２を用いている。インバータＭｏｓ回路ＩＮｖ１の出力は、図３の時刻ｔ３において、電源供給端子ＴＩＮ，ＴＧＮＤの電圧Ｖ１がＯＶになったとき、ローレベルからハイレベルに変化する。 インバータＭＯＳ回路ＩＮＶ１の出力がハイレベルになることにより、デジタル回路２０は、スタンバイ状態に移行して、低消費電力状態に移行する。
インバータＭＯＳ回路ＩＮＶ２は、入力信号を遅延させるものであり、複数のインバータが直列接続されている。図３の時刻ｔ１において、インバータＭｏｓ回路ＩＮＶ１の出力がローレベルからハイレベルに変化するものとし、デジタル回路２０は、リセット端子ＲＥＳＥＴの入力信号がローレベルからハイレベルに変化した場合に、内部のＣＰＵ等にリセットをかけるものとすると、インバータＭＯＳ回路ＩＮＶ２を構成するインバータの個数は、偶数個とする。電源瞬断後からの復帰時に不安定になるデジタル回路２０においては、この不安定さが解消されるまでの時間だけ遅延させる。単一のインバータによる遅延時間が、例えば、１０ｎｓとすると、デジタル回路２０の安定化まで必要とされる遅延時間が確保できるように、直列接続するインバータの個数を設定する。また、この遅延時間が長い場合には、図示するように、インバータＭＯＳ回路ＩＮＶ２の出力にコンデンサＣ２を接続し、このコンデンサＣ２のチャージ時間だけ、遅延時間を確保するようにすることもできる。
以上説明したように、本実施形態によれば、電源供給端子から供給される電圧が低下した場合にはデジタル回路２０に供給される電圧Ｖ２はダイオードの順方向電圧Ｖｄの２個分の電圧２Ｖｄ（約１．２Ｖ）が維持される。しかも、標準ＣＭＯＳプロセスで製造することが可能である。さらに、回路規模を小さくすることが可能である。
次に、図５および図６を用いて、本発明の第２の実施形態によるバックアップ回路の構成および動作について説明する。
図５は、本発明の第２の実施形態によるバックアップ回路の構成を示す回路図である。図６は、本発明の第２の実施形態によるバックアップ回路によってバックアップされるデジタル回路の構成を示すブロック図である。なお、図５において、図１と同一符号は、同一部分を示している。
図５において、バックアップ回路１０Ａは、直列に接続されたｐ−ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２と、バックアップコンデンサＣ１と、発振器１６とから構成される。ｐ−ＭＯＳトランジスタＭＯＳ１，ＭＯＳ２および、バックアップコンデンサＣ１の動作は、図１に示したものと同様である。
発振器１６は、電源供給端子ＴＩＮ，ＴＧＮＤの両端電圧によって動作し、クロック端子ＣＬＫからクロック信号を出力する。クロック信号は、デジタル回路２０のクロック端子ＣＬＫに供給される。発振器１６は、電源供給端子ＴＩＮ，ＴＧＮＤの両端電圧が低下すると、発振を自動的に停止する。
図６において、デジタル回路２０Ａは、プログラムカウンタ２１と、ＲＯＭ２２と、レジスタ群２３と、演算器２４と、入出力回路２５とから構成される。プログラムカウンタ２１は、０から最大値までを繰り返し巡回しプログラムの実行を管理する。ＲＯＭ２２は、プログラムカウンタ２１の出力に応じて予め格納されたプログラムを出力する。ＲＯＭ２２から出力されるプログラムコードは、制御コードバスＣＣＢを介して、レジスタ群２３，演算器２４，入出力回路２５に送られる。レジスタ群２３は一時的にデータを保持するものであり、演算器２４は演算を実行するものであり、入出力回路２５は入出力を行うものである。なお、レジスタ群２３と演算器２４と入出力回路２５の間のデータのやり取りは、データバスＤＢを介して行われる。
図５の発振器１６から入力したクロック信号は、それぞれ、プログラムカウンタ２１，ＲＯＭ２２，レジスタ群２３，演算器２４，入出力回路２５に供給されている。電源供給端子ＴＩＮ，ＴＧＮＤの両端電圧が低下して、発振器４３が発振を自動的に停止すると、発振器４３から動作クロックを供給されるデジタル回路２０Ａのプログラムカウンタ２１，ＲＯＭ２２，レジスタ群２３，演算器２４，入出力回路２５も動作停止して、低消費電力状態になる。
また、デジタル回路２０Ａは、プログラムカウンタ２１を巡回させて、プログラムを巡回動作させるものであるため、電源が瞬断してプログラム動作が暴走しても巡回動作であるために必ず復帰する。すなわち、リセット動作を行うことなく、復帰することができる。
以上説明したように、本実施形態によれば、電源供給端子から供給される電圧が低下した場合にはデジタル回路２０に供給される電圧Ｖ２はダイオードの順方向電圧Ｖｄの２個分の電圧２Ｖｄ（約１．２Ｖ）が維持される。しかも、標準ＣＭＯＳプロセスで製造することが可能である。さらに、回路規模を小さくすることが可能である。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施形態によるバックアップ回路の構成を示す回路図である。
【図２】 図２は、本発明の第１の実施形態によるバックアップ回路に用いるＭＯＳトラン３ジスタの断面構造を示す断面図である。
【図３】 図３は、本発明の第１の実施形態によるバックアップ回路の動作説明図である。
【図４】 図４は、本発明の第１の実施形態によるバックアップ回路の具体的な構成を示す回路図である。
【図５】 図５は、本発明の第２の実施形態によるバックアップ回路の構成を示す回路図である。
【図６】 図６は、本発明の第２の実施形態によるバックアップ回路によってバックアップれるデジタル回路の構成を示すブロック図である。

Claims (8)

1. 記憶回路を含むデジタル回路(20)とこのデジタル回路に電源を供給する電源供給端子(TIN,TGND)との間に配置され、電源瞬断時に前記デジタル回路にバックアップ電圧を供給するバックアップコンデンサ(Cl)を有し、前記記憶回路に記憶された情報を保持するバックアップ回路において、
   前記電源供給端子(TIN,TGND)と前記バックアップコンデンサ(C1)との間に配置され、前記電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を順方向とするダイオードとして働くとともに、標準CMOSプロセスで構成することができる素子(MOSl,MOS2)を備えたことを特徴とするバックアップ回路。
2. 請求項１記載のバックアップ回路において、
   前記素子は、MOSトランジスタ(MOS1,MOS2)であり、
   このMOSトランジスタのゲート端子(Gl,G2)がグランド電位に接続されることを特徴とするバックアップ回路。
3. 請求項２記載のバックアップ回路において、
   前記MOSトランジスタ(MOS1,MOS2)は、複数個直列に接続されたことを特徴とするバックアップ回路。
4. 請求項１記載のバックアップ回路において、さらに、
   前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路を低消費電力状態に移行させる移行手段(12)を備えたことを特徴とするバックアップ回路。
5. 請求項４記載のバックアップ回路において、
   前記移行手段(12)は、前記電源供給端子の電圧を検出する電圧検出手段であり、
   予め定められた電圧以下になった場合に前記デジタル回路をスタンバイ状態に移行させることを特徴とするバックアップ回路。
6. 請求項４記載のバックアップ回路において、
   前記移行手段(12)は、前記電源供給端子から供給される電圧によって駆動される発振器であり、この発振器から出力されるクロック信号により、前記デジタル回路を駆動するとともに、前記電源供給端子から供給される電圧が予め定められた電圧になると、発振を停止することを特徴とするバックアップ回路。
7. 請求項１記載のバックアップ回路において、さらに、
   前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路をリセットするリセット手段(14)を備えたことを特徴とするバックアップ回路。
8. 請求項７記載のバックアップ回路において、
   前記リセット手段(14)は、前記電源供給端子の電圧が予め定められた電圧以下になった後、所定時間遅延して前記デジタル回路をリセットすることを特徴とす

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