KR100745178B1

KR100745178B1 - 백업회로

Info

Publication number: KR100745178B1
Application number: KR1020057025187A
Authority: KR
Inventors: 마사히로 마츠모토; 게이지 한자와; 히로야스 스케사코
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼; 가부시키 가이샤 히다치 카 엔지니어링
Priority date: 2005-12-28
Filing date: 2003-09-18
Publication date: 2007-08-01
Also published as: KR20060052718A

Abstract

본 발명의 목적은 표준 CMOS프로세스로 구성할 수 있어, 회로규모가 작은 백업회로를 제공하는 것에 있다. 백업회로(10)는 기억회로를 포함하는 디지털회로(44)와 이 디지털회로에 전원을 공급하는 전원공급단자(TIN, TGND)와의 사이에 배치된다. 전원공급단자(TIN, TGND)와, 백업 콘덴서(C1)와의 사이에는 직렬 접속된 MOS 트랜지스터(MOS1, MOS2)가 배치된다. MOS 트랜지스터(MOS1, MOS2)는, 전원공급단자에 전원이 정상으로 공급되고 있을 때에는 저항으로서 작용하고, 전원이 차단되었을 때에는 상기 디지털회로로부터 상기 전원공급단자에의 방향을 역방향으로 하는 다이오드로 작용한다.

Description

백업회로{BACKUP CIRCUIT}

본 발명은 전원 순단시에 디지털회로 중의 기억회로에 기억된 정보를 유지하는 백업회로에 관한 것으로, 특히 표준 CM0S 프로세스로 구성 가능한 백업회로에 관한 것이다.

종래의 디지털회로에서는, 예를 들면 일본국 특개2001-327101호 공보에 기재되어 있는 바와 같이 전원공급단자와 디지털회로와의 사이에 백업 콘덴서로 이루어지는 백업회로를 구비한 것이 알려져 있다. 전원공급단자로부터 전압이 공급되고 있을 때, 백업 콘덴서는 충전되고, 전원 순단시에 전원공급단자로부터 전압이 차단되면 백업 콘덴서에 충전된 전하에 의하여 전압이 디지털회로에 공급되어 기억회로에 기억된 정보를 유지하도록 하고 있다.

그리고 백업 콘덴서에 충전된 전압이, 전원공급단자로부터 외부로 공급되는 것을 방지하기 위하여 전원공급단자와 백업 콘덴서와의 사이에, 다이오드를 배치하는 것이 알려져 있다. 여기서 다이오드의 양극이 전원공급단자에 접속되고, 다이오드의 음극이 백업 콘덴서의 한쪽의 단자에 접속됨으로써 전원공급단자로부터 공급되는 전압이 저하한 경우에는 백업 콘덴서로부터 전원공급단자에의 전류의 역류를 방지한다.

그러나, 다이오드를 사용하는 것에서는 다이오드와 디지털회로를 동일한 LSI 칩으로 구성하기 위해서는 표준 CMOS 프로세스로는 불가능하기 때문에 SOI 프로세스 등의 특수한 프로세스가 필요하게 된다. 이 때문에 디지털회로를 표준 CM0S 프로세스로 구성한 경우에는, 다이오드는 외부소자가 된다는 문제가 있었다. 또 다이오드를 사용하는 경우에는 통상 동작시에 있어서도 다이오드가 전압강하를 발생시킨다는 문제가 있었다.

그것에 대하여 다이오드 대신에 발진기와 차지펌프로 구동되는 MOS 트랜지스터를 사용하는 것도 알려져 있다. 이 구성에서는 전원공급단자로부터 공급되는 전압에 의해 발진기를 구동하고, 이 발진기의 출력에 의해 차지펌프를 구동한다. 또 MOS 트랜지스터의 양극이 전원공급단자에 접속되고, M0S 트랜지스터의 음극이 백업 콘덴서의 한쪽의 단자에 접속된다. 차지펌프의 출력은, M0S 트랜지스터의 게이트에 공급된다. 그리고 전원공급단자로부터 공급되는 전압이 저하한 경우에는 발진기가 정지하여 차지펌프로부터 M0S 트랜지스터의 게이트에 인가하는 전압을 저하시키고, MOS 트랜지스터를 오프로 하여 백업 콘덴서로부터 전원공급단자로 전류가 역류하는 것을 방지한다. 이 구성에서는 표준 CM0S 프로세스로 구성할 수 있기 때문에, 디지털회로와 동일 반도체칩에 집적화할 수 있고, 또 전압강하도 거의 생기지 않는 것이다.

그러나 발진기와 차지펌프와 M0S 트랜지스터를 사용하는 것에서는 발진기와 차지펌프를 구성하기 위하여 약 15점의 트랜지스터소자가 필요하여 소자수가 많아지기 때문에, 회로규모가 커진다는 문제가 있었다.

본 발명의 목적은 표준 CM0S 프로세스로 구성할 수 있어, 회로규모가 작은 백업회로를 제공하는 것에 있다.

(1) 상기 목적을 달성하기 위하여 본 발명은 기억회로를 포함하는 디지털회로와 이 디지털회로에 전원을 공급하는 전원공급단자와의 사이에 배치되어, 전원 순단시에 상기 디지털회로에 백업전압을 공급하는 백업 콘덴서를 가지고, 상기 기억회로에 기억된 정보를 유지하는 백업회로에 있어서, 상기 전원공급단자와 상기 백업 콘덴서와의 사이에 배치되어 상기 전원공급단자에 전원이 정상으로 공급되고 있을 때에는 저항으로서 작용하고, 전원이 차단되었을 때에는 상기 디지털회로로부터 상기 전원공급단자에의 방향을 역방향으로 하는 다이오드로서 작용함과 동시에, 표준 CMOS 프로세스로 구성할 수 있는 소자를 구비하도록 한 것이다.

이와 같은 구성에 의하여 표준 CM0S 프로세스로 구성할 수 있어 회로규모를 작게 할 수 있는 것이 된다.

(2) 상기 (1)에 있어서, 바람직하게는 상기 소자는 MOS 트랜지스터이고, 이 MOS 트랜지스터의 게이트단자가 그라운드 전위에 접속하도록 한 것이다.

(3) 상기 (2)에 있어서, 바람직하게는 상기 MOS 트랜지스터는 복수개 직렬로 접속된 것이다.

(4) 상기 (1)에 있어서, 바람직하게는 상기 전원공급단자의 전압이 미리 정해진 전압 이하가 된 경우에 상기 디지털회로를 저소비 전력상태로 이행시키는 이행수단을 구비하도록 한 것이다.

(5) 상기 (4)에 있어서, 바람직하게는 상기 이행수단은 상기 전원공급단자의 전압을 검출하는 전압검출수단으로, 미리 정해진 전압 이하가 된 경우에 상기 디지털회로를 스탠바이상태로 이행시키는 것이다.

(6) 상기 (4)에 있어서, 바람직하게는 상기 이행수단은 상기 전원공급단자로부터 공급되는 전압에 의하여 구동되는 발진기이며, 이 발진기로부터 출력되는 클럭신호에 의하여 상기 디지털회로를 구동함과 동시에, 상기 전원공급단자로부터 공급되는 전압이 미리 정해진 전압이 되면, 발진을 정지하는 것이다.

(7) 상기 (1)에 있어서, 바람직하게는 상기 전원공급단자의 전압이 미리 정해진 전압 이하가 된 경우에 상기 디지털회로를 리세트하는 리세트수단을 구비하도록 한 것이다.

(8) 상기 (7)에 있어서, 바람직하게는 상기 리세트수단은 상기 전원공급단자의 전압이 미리 정해진 전압 이하가 된 후, 소정시간 지연하여 상기 디지털회로를 리세트하도록 한 것이다.

도 1은 본 발명의 제 1 실시형태에 의한 백업회로의 구성을 나타내는 회로도,

도 2는 본 발명의 제 1 실시형태에 의한 백업회로에 사용하는 MOS 트랜지스터의 단면구조를 나타내는 단면도,

도 3은 본 발명의 제 1 실시형태에 의한 백업회로의 동작설명도,

도 4는 본 발명의 제 1 실시형태에 의한 백업회로의 구체적인 구성을 나타내 는 회로도,

도 5는 본 발명의 제 2 실시형태에 의한 백업회로의 구성을 나타내는 회로도,

도 6은 본 발명의 제 2 실시형태에 의한 백업회로에 의하여 백업되는 디지털회로의 구성을 나타내는 블럭도이다.

이하, 도 1 내지 도 4를 사용하여 본 발명의 제 1 실시형태에 의한 백업회로의 구성 및 동작에 대하여 설명한다.

제일 먼저 도 1을 사용하여 본 실시형태에 의한 백업회로의 구성에 대하여 설명한다.

도 1은 본 발명의 제 1 실시형태에 의한 백업회로의 구성을 나타내는 회로도이다.

백업회로(10)는 직렬로 접속된 p-MOS 트랜지스터(MOS1, MOS2)와, 백업 콘덴서 (C1)와, 전압검출회로(12)와, 지연회로(14)로 구성된다.

MOS 트랜지스터(MOS1)의 음극단자(K1)는 전원공급단자(TIN)에 접속되어 있다. MOS 트랜지스터(MOS1)의 양극단자(A1)는 MOS 트랜지스터(MOS2)의 음극단자(K2)에 접속되어 있다. MOS 트랜지스터(MOS1)의 게이트단자(G1)는 전원공급단자(TGND)에 접속되어 있다. 전원공급단자(TGND)는 접지전위이다. 전원공급단자(TIN, TGND)에는 외부 전원이 접속되어 전압(V1)이 공급된다.

MOS 트랜지스터(MOS2)의 음극단자(K2)는 MOS 트랜지스터(MOS1)의 양극단자 (A1)에 접속되어 있다. MOS 트랜지스터(MOS2)의 양극단자(A2)는 디지털회로(20)의 전원공급단자(VDD)에 접속되어 있다. MOS 트랜지스터(MOS2)의 게이트단자(G2)는 전원공급단자(TGND)에 접속되어 있고, 이것에 의하여 MOS 트랜지스터(MOS1, MOS2)는 전원공급단자(TIN)와, 디지털회로(20)의 전원공급단자(VDD)의 사이에 직렬로 접속되어 있다.

직렬 접속된 p-MOS 트랜지스터(M0S1, MOS2)는, 도 2를 사용하여 뒤에서 설명하는 바와 같이 외부로부터 전원이 정상으로 공급되고 있을 때에는 저항으로서 작용하고, 전원이 차단되었을 때에는 디지털회로(20)로부터 전원공급단자(TIN)에의 방향을 역방향으로 하는 다이오드로서 작용하는 소자이다.

백업 콘덴서(C1)의 한쪽의 단자는, MOS 트랜지스터(MOS2)의 양극단자(A2)와, 디지털회로(20)의 전원공급단자(VDD)와의 접속점에 접속되어 있다. 백업 콘덴서(C1)의 한쪽의 단자는 전원공급단자(TGND)에 접속되어 있다. 백업 콘덴서(C1)에는 전원공급단자(TIN, TGND)로부터 디지털회로(20)의 전원공급단자(VDD)에 공급되는 전원전압을 충전한다.

전압검출회로(12)는 전원공급단자(TIN, TGND)의 양쪽 끝 전압을 검출하여 디지털회로(20)를 저전력상태(스탠바이상태)로 이행시키는 신호를 발생한다. 전압검출회로(12)의 출력은, 디지털회로(20)의 스탠바이단자(STANBY)에 입력한다. 디지털회로(20)의 스탠바이단자(STANBY)의 입력신호가 하이레벨이 되면, 디지털회로(20)는 그 내부에 구비되어 있는 CPU(연산기) 등에의 전력공급을 정지하고 디지털회로(20)를 저전력상태로 이행한다. 또한 이때 디지털회로(20)의 내부의 ROM 등의 기억소자는, 디지털회로(20)의 전원공급단자(VDD)로부터 공급되는 전압에 의하여 기억되어 있는 정보를 유지한다.

지연회로(14)는 전압검출회로(12)의 출력신호를 지연시킨 지연신호를 발생한다. 지연회로(14)의 출력신호는 디지털회로(20)의 리세트단자(RESET)에 공급된다. 디지털회로(20)는 리세트단자(RESET)의 입력신호가 로우레벨로부터 하이레벨로 변화되면, 내부의 CPU 등에 리세트를 인가하여 디지털회로(20)의 동작을 복귀시킨다.

다음에 도 2를 사용하여 본 실시형태에 의한 백업회로에 사용하는 MOS 트랜지스터의 단면구조에 대하여 설명한다.

도 2는 본 발명의 제 1 실시형태에 의한 백업회로에 사용하는 MOS 트랜지스터의 단면구조를 나타내는 단면도이다. 또한 도 1과 동일부호는 동일부분을 나타내고 있다.

p-MOS 트랜지스터(MOS1, MOS2)는, P-SUB 기판(m1)에 서로 분리된 N-WELL(m2, m3)을 배치하고, 이 N-WELL(m2, m3)에 각각 P+ 확산(m4, m5, m6, m7)과 게이트전극 (m8, m9)을 배치함으로써 구성되고, 표준 CM0S 프로세스로 용이하게 구성할 수 있는 것이다.

다음에 도 1 및 도 3를 사용하여 본 실시형태에 의한 백업회로의 동작에 대하여 설명한다.

도 3은 본 발명의 제 1 실시형태에 의한 백업회로의 동작설명도이다.

도 1에 나타낸 백업회로(10)에 있어서, 통상시에는 M0S 트랜지스터(MOS1, MOS2)의 게이트단자가 그라운드전위에 접속되어 있기 때문에, MOS 트랜지스터 (MOS1, MOS2)는 온상태이므로 미소 저항으로서 작용하여, 거의 전압강하를 발생시키지 않고 전원공급단자(TIN, TGND)에 공급된 전압을 디지털회로(20)에 공급한다. 여기서 1개의 MOS 트랜지스터의 온상태에 있어서의 저항을 2Ω이라 하면, 2개의 MOS 트랜지스터 (MOS1, MOS2)의 저항값은 4Ω 이다. MOS 트랜지스터(MOS1, MOS2)를 흐르는 전류를 10mA이라 하면, MOS 트랜지스터(MOS1, MOS2)에 있어서의 전압 드롭은 불과 0.04V 이다.

따라서 도 3에 나타내는 바와 같이 통상시는 전원공급단자(TIN, TGND)에 공급되는 외부 전압(V1)에 대하여 디지털회로(20)의 전원공급단자(VDD)에 공급되는 전압 (V2)은 불과 0.04V 정도 낮은 전압이다.

한편, 전원 순단시에는 MOS 트랜지스터(MOS2)는 MOS 트랜지스터로서의 동작은 하지 않고, P+ 확산(m7)과 N-WELL(m3)에 의하여 다이오드로서 동작하고, MOS 트랜지스터(MOS1)도 P+ 확산(m5)과 N-WELL(m2)에 의하여 다이오드로서 동작한다.

이 때문에 도 3에 나타내는 바와 같이, 시각 t1에 있어서 전원 순단이 되면, 전원공급단자(TIN, TGND)의 전압(V1)이 0V가 되어도, 디지털회로(20)에 공급되는 전압(V2)은 다이오드의 순방향 전압(Vd)의 2개분의 전압(2Vd)(약 1.2V)이 유지된다. 일반적으로 디지털회로(20)의 기억장치는, 예를 들면 플립플롭이나 RAM으로 구성되고, 이들 기억장치는 전원전압이 0.5V 정도까지 저하하여도 정보를 유지할 수 있다. 즉 본 실시형태의 백업회로(10)에 의하여 디지털회로(20)에 공급하는 전원전압을 다이오드의 순방향 전압 2개분의 전압인 약 1.2V로 유지시켜 둠으로써, 디지털회로 내부에 있는 플립플롭이나 RAM의 정보를 유지시킬 수 있다. 이것에 의 하여, 전원 순단의 회복후에도 디지털회로(20)를 정상으로 동작시킬 수 있게 된다.

또한 일반적으로 기억장치는 전원전압이 0.5V 정도까지 저하하여도 정보를 유지할 수 있는 것이고, 그것을 위해서는 M0S 트랜지스터는 1개만 사용하도록 하여도 좋은 것이다. 단, 기억장치는 제조시의 불균일에 의하여 정보를 유지할 수 있는 전압에도 불균일이 있기 때문에, 본 실시형태에서는 MOS 트랜지스터를 2개 직렬 접속하고 전원전압을 약 1.2V로 하여 기억장치에 불균일이 있더라도 정보를 유지할 수 있게 하고 있다.

이상 설명한 바와 같이, 본 실시형태에서는 외부로부터 전원이 정상으로 공급되고 있을 때에는 저항으로서 작용하고, 전원이 차단되었을 때에는 디지털회로(20)로부터 전원공급단자(TIN)에의 방향을 역방향으로 하는 다이오드로서 작용하는 소자인 p-MOS 트랜지스터(MOS1, MOS2)를 전원공급단자(TIN)와 디지털회로(20)의 전원공급단자(VDD)에 접속하고 있다. MOS 트랜지스터는 표준 MOS 프로세스에 의하여 구성할 수 있기 때문에, 디지털회로와 동일 반도체칩에 집적화할 수 있다. 또 MOS 트랜지스터는 통상시에는 전압강하도 거의 생기지 않는 것이다. 또한 전원 순단시에는 다이오드로서 기능하기 때문에, 백업 콘덴서로부터 전원공급 단자방향으로의 역류를 방지할 수 있다. 또 2개의 MOS 트랜지스터를 사용할 뿐이기 때문에, 발진기와 차지펌프와 M0S 트랜지스터를 사용하는 종래의 것에 비하여, 발진기와 차지펌프가 불필요하게 되어 MOS 트랜지스터가 1개 추가될 뿐이기 때문에, 소자수를 적게 할 수 있고, 결과로서 회로규모는 약 1/2로 할 수 있다.

또한 MOS 트랜지스터는 p-M0S로서 설명하였으나, n-M0S를 사용하여 구성하는 것도 가능하다.

또, 전압검출회로(12)는 전원 순단시에 디지털회로(20)를 저소비 전력상태로 하도록 하여, 전원전압을 백업하는 백업 콘덴서(C1)가 전원전압을 유지하는 시간을 길게 하도록 하고 있다.

또, 지연회로(14)는 전원 순단으로부터의 복귀후에 지연회로의 지연시간후에, 디지털회로(20)에 리세트신호를 공급하도록 하기 위하여 설치되어 있다. 이것에 의하여 전원 순단으로부터의 복귀후 불안정하게 될 염려가 있는 디지털회로의 경우에도 복귀시에 안정화할 수 있다.

다음에 도 4를 사용하여 본 실시형태에 의한 백업회로의 구체적인 구성에 대하여 설명한다.

도 4는 본 발명의 제 1 실시형태에 의한 백업회로의 구체적인 구성을 나타내는 회로도이다. 또한 도 1과 동일부호는 동일부분을 나타내고 있다.

도 4에 있어서는 전압검출회로(12)로서 인버터 MOS 회로(INV1)를 사용하고, 지연회로(14)로서 인버터 MOS 회로(INV2)를 사용하고 있다. 인버터 MOS 회로(INV1)의 출력은, 도 3의 시각 t1에 있어서 전원공급단자(TIN, TGND)의 전압(V1)이 0V가 되었을 때, 로우레벨로부터 하이레벨로 변화된다. 인버터 MOS 회로(INV1)의 출력이 하이레벨이 됨으로써, 디지털회로(20)는 스탠바이상태로 이행하여 저소비 전력상태로 이행한다.

인버터 MOS 회로(INV2)는, 입력신호를 지연시키는 것으로, 복수의 인버터가 직렬 접속되어 있다. 도 3의 시각 t1에 있어서, 인버터 MOS 회로(INV1)의 출력이 로우레벨로부터 하이레벨로 변화되는 것으로 하고, 디지털회로(20)는 리세트단자(RESET)의 입력신호가 로우레벨로부터 하이레벨로 변화된 경우에, 내부의 CPU 등에 리세트를 인가하는 것으로 하면, 인버터 MOS 회로(INV2)를 구성하는 인버터의 개수는 짝수개로 한다. 전원 순단후로부터의 복귀시에 불안정하게 되는 디지털회로(20)에 있어서는 이 불안정함이 해소되기까지의 시간만큼 지연시킨다. 단일한 인버터에 의한 지연시간이, 예를 들면 10ns라 하면 디지털회로(20)의 안정화까지 필요하게 되는 지연시간을 확보할 수 있도록 직렬 접속하는 인버터의 개수를 설정한다. 또 이 지연시간이 긴 경우에는 도시하는 바와 같이 인버터 MOS 회로(INV2)의 출력에 콘덴서(C2)를 접속하고, 이 콘덴서(C2)의 충전시간만큼 지연시간을 확보하도록 할 수도 있다.

이상 설명한 바와 같이, 본 실시형태에 의하면 전원공급단자로부터 공급되는 전압이 저하한 경우에는 백업 콘덴서로부터 전원공급단자에의 전류의 역류를 방지할 수 있다. 또한 표준 CM0S 프로세스로 제조하는 것이 가능하다. 또한 회로규모를 작게 하는 것이 가능하다.

다음에 도 5 및 도 6을 사용하여, 본 발명의 제 2 실시형태에 의한 백업회로의 구성 및 동작에 대하여 설명한다.

도 5는 본 발명의 제 2 실시형태에 의한 백업회로의 구성을 나타내는 회로도이다. 도 6은 본 발명의 제 2 실시형태에 의한 백업회로에 의하여 백업되는 디지털회로의 구성을 나타내는 블럭도이다. 또한 도 5에 있어서 도 1과 동일부호는 동일부분을 나타내고 있다.

도 5에 있어서, 백업회로(10A)는 직렬로 접속된 p-MOS 트랜지스터(MOS1, MOS2)와, 백업 콘덴서(C1)와, 발진기(16)로 구성된다. p-MOS 트랜지스터(MOS1, MOS2) 및 백업 콘덴서(C1)의 동작은 도 1에 나타낸 것과 동일하다.

발진기(16)는 전원공급단자(TIN, TGND)의 양쪽 끝 전압에 의하여 동작하고, 클럭단자(CLK)로부터 클럭신호를 출력한다. 클럭신호는 디지털회로(20)의 클럭단자 (CLK)에 공급된다. 발진기(16)는 전원공급단자(TIN, TGND)의 양쪽 끝 전압이 저하하면 발진을 자동적으로 정지한다.

도 6에 있어서 디지털회로(20A)는 프로그램 카운터(21)와, ROM(22)과, 레지스터군(23)과, 연산기(24)와, 입출력 회로(25)로 구성된다. 프로그램 카운터(21)는 0부터 최대값까지를 반복하여 순회하여 프로그램의 실행을 관리한다. ROM(22)은 프로그램 카운터(21)의 출력에 따라 미리 저장된 프로그램을 출력한다. ROM(22)으로부터 출력되는 프로그램 코드는 제어 코드 버스(CCB)를 거쳐, 레지스터군(23), 연산기(24), 입출력 회로(25)에 보내진다. 레지스터군(23)은 일시적으로 데이터를 유지하는 것이고, 연산기(24)는 연산을 실행하는 것이며, 입출력 회로(25)는 입출력을 행하는 것이다. 또한 레지스터군(23)과 연산기(24)와 입출력 회로(25) 사이의 데이터의 주고 받음은 데이터 버스(DB)를 거쳐 행하여진다.

도 5의 발진기(16)로부터 입력한 클럭신호는, 각각 프로그램 카운터(21), ROM (22), 레지스터군(23), 연산기(24), 입출력 회로(25)에 공급되고 있다. 전원공급단자(TIN, TGND)의 양쪽 끝 전압이 저하하여 발진기(43)가 발진을 자동적으로 정지하면 발진기(43)로부터 동작 클럭을 공급받는 디지털회로(20A)의 프로그램 카 운터(21), ROM(22), 레지스터군(23), 연산기(24), 입출력 회로(25)도 동작 정지하여 저소비 전력상태가 된다.

또, 디지털회로(20A)는 프로그램 카운터(21)를 순회시켜 프로그램을 순회 동작시키는 것이기 때문에, 전원이 순단하여 프로그램동작이 폭주하여도 순회 동작이기 때문에 반드시 복귀한다. 즉, 리세트동작을 행하지 않고 복귀할 수 있다.

본 발명에 의하면 표준 CM0S 프로세스로 구성할 수 있고, 회로규모를 작게 할 수 있다.

Claims

기억회로를 포함하는 디지털회로(20)와, 이 디지털회로에 전원을 공급하는 전원공급단자(TIN, TGND)와의 사이에 배치되어, 전원 순단시에 상기 디지털회로에 백업전압을 공급하는 백업 콘덴서(C1)를 가지고, 상기 기억회로에 기억된 정보를 유지하는 백업회로에 있어서,

상기 전원공급단자(TIN, TGND)와 상기 백업 콘덴서(C1)와의 사이에 배치되어, 상기 전원공급단자에 전원이 정상으로 공급되고 있을 때에는 저항으로서 작용하고, 전원이 차단되었을 때에는 상기 디지털회로로부터 상기 전원공급단자에의 방향을 역방향으로 하는 다이오드로서 작용함과 동시에, 표준 CM0S 프로세스로 구성할 수 있는 소자(MOS1, MOS2)를 구비한 것을 특징으로 하는 백업회로.
제 1항에 있어서,

상기 소자는 MOS 트랜지스터(MOS1, MOS2)이고,

상기 MOS 트랜지스터의 게이트단자(G1, G2)가 그라운드전위에 접속되는 것을 특징으로 하는 백업회로.
제 2항에 있어서,

상기 MOS트랜지스터(MOS1, MOS2)는, 복수개 직렬로 접속된 것을 특징으로 하는 백업회로.
제 1항에 있어서,

상기 전원공급단자의 전압이 미리 정해진 전압 이하가 된 경우에 상기 디지털회로를 저소비 전력상태로 이행시키는 이행수단(I2)을 구비한 것을 특징으로 하는 백업회로.
제 4항에 있어서,

상기 이행수단(12)은, 상기 전원공급단자의 전압을 검출하는 전압검출수단이고, 미리 정해진 전압 이하가 된 경우에 상기 디지털회로를 스탠바이상태로 이행시키는 것을 특징으로 하는 백업회로.
제 4항에 있어서,

상기 이행수단(12)은, 상기 전원공급단자로부터 공급되는 전압에 의하여 구동되는 발진기이고, 상기 발진기로부터 출력되는 클럭신호에 의하여 상기 디지털회로를 구동함과 동시에, 상기 전원공급단자로부터 공급되는 전압이 미리 정해진 전압이 되면, 발진을 정지하는 것을 특징으로 하는 백업회로.
제 1항에 있어서,

상기 전원공급단자의 전압이 미리 정해진 전압 이하가 된 경우에 상기 디지털회로를 리세트하는 리세트수단(14)을 구비한 것을 특징으로 하는 백업회로.
제 7항에 있어서,

상기 리세트수단(14)은, 상기 전원공급단자의 전압이 미리 정해진 전압 이하가 된 후, 소정시간 지연하여 상기 디지털회로를 리세트하는 것을 특징으로 하는 백업회로.