KR100356254B1 - 불휘발성 메모리 시스템에서의 프로그래밍 전압 보호 - Google Patents
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Description
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- 메모리 시스템에 있어서,메모리 셀 어레이(12);프로그래밍 전압을 수신하기 위한 프로그래밍 전압 노드(Vpp);상기 메모리 셀 어레이(12)에 대한 프로그래밍 동작들을 제어하는 상태 머신(120); 및상기 상태 머신(120) 및 상기 프로그래밍 전압 노드(Vpp)에 결합되어, 상기 프로그래밍 전압이 제1 전압을 초과하면 상기 상태 머신(120)이 상기 프로그래밍 동작들 중 하나를 개시할 수 있게 하고, 상기 제1 프로그래밍 전압이 상기 제1 전압보다 작은 제2 전압을 초과하면 상기 프로그래밍 동작을 속행할 수 있게 하고, 상기 프로그래밍 전압이 상기 제2 전압 이하로 떨어지면 상기 프로그래밍 동작을 종료시킬 수 있게 하는 전압 검출 회로(300)를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제1항에 있어서,상기 프로그래밍 전압 노드(Vpp), 상기 전압 검출 회로(300), 및 상기 어레이(12) 사이에 결합되어, 상기 프로그래밍 전압으로부터 승압된 전압을 발생시키는 충전 펌프 회로(310)를 더 포함하고,상기 전압 검출 회로(300)는 상기 프로그래밍 전압이 제3 전압보다 작고 제4 전압보다 크면 상기 상태 머신(120)이 상기 프로그래밍 동작들 중 하나를 수행할 수 있게 하고 -상기 제3 전압은 상기 제2 전압보다 작음-, 상기 프로그래밍 전압이 상기 제3 전압과 상기 제4 전압 사이에 있을 경우 상기 어레이(12)에 상기 승압된 전압을 제공하도록 상기 충전 펌프를 결합시키는 소자들 또는 명령들을 갖는 것을 특징으로 하는 메모리 시스템.
- 제2항에 있어서, 상기 전압 검출 회로(300)는 상기 프로그래밍 전압이 상기 제3 전압보다 크고 상기 제1 전압보다 작을 경우 상기 상태 머신(120)이 상기 프로그래밍 동작들 중 하나를 개시하지 못하게 하는 소자들 또는 명령들을 갖는 것을 특징으로 하는 메모리 시스템.
- 제1항에 있어서, 상기 메모리 시스템은 집적 회로로 구현되고, 상기 집적 회로 외부의 전원으로부터 상기 프로그래밍 전압을 수신하도록 상기 프로그래밍 전압 노드(Vpp)를 형성하는 금속 패드를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제1항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들인 것을 특징으로 하는 메모리 시스템.
- 메모리 셀 어레이(12)를 포함하는 메모리 시스템의 동작을 제어하는 방법에 있어서,제1 프로그래밍 전압을 인가하는 단계;상기 제1 프로그래밍 전압 크기가 제1 전압 레벨을 초과하는 경우 프로그래밍 동작을 개시하는 단계;상기 제1 프로그래밍 전압 크기가 제2 전압 레벨보다 큰 상태로 유지되는 경우 상기 개시된 프로그래밍 동작을 속행하는 단계 - 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큼 -;상기 제1 프로그래밍 전압의 크기가 상기 제2 전압 레벨 이하로 떨어지는 경우 상기 개시된 프로그래밍 동작을 종료시키는 단계;상기 제1 프로그래밍 전압의 크기가 제3 전압 레벨을 초과하는 경우 상기 메모리 프로그래밍 동작을 개시하는 단계;상기 제1 프로그래밍 전압 크기가 제4 전압 레벨 이상으로 유지되는 경우 상기 개시된 프로그래밍 동작을 속행하는 단계; 및상기 제1 프로그래밍 전압 크기가 상기 제4 전압 레벨 이하로 떨어지는 경우 상기 개시된 프로그래밍 동작을 종료시키는 단계 - 상기 제3 전압 레벨은 크기면에서 상기 제4 전압 레벨보다 크고, 상기 제1 전압 레벨 및 상기 제2 전압 레벨보다 작음 -을 포함하는 메모리 시스템의 동작 제어 방법.
- 메모리 셀 어레이(12)를 포함하는 메모리 시스템의 동작을 제어하는 방법에 있어서,프로그래밍 전압을 인가하는 단계;상기 프로그래밍 전압이 제1 전압을 초과하면 상기 어레이(12)에 대한 프로그래밍 동작을 개시하는 단계;상기 프로그래밍 전압이 상기 제1 전압보다 작은 제2 전압보다 큰 상태로 있으면 상기 프로그래밍 동작을 속행하는 단계; 및상기 프로그래밍 전압이 상기 제2 전압 이하로 떨어지면 상기 프로그래밍 동작을 종료시키는 단계를 포함하고,상기 프로그래밍 동작을 개시하는 단계는 프로그램될 상기 어레이(12) 내의 메모리 셀들에 상기 프로그래밍 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 제어 방법.
- 제6항에 있어서,상기 프로그래밍 전압이 제3 전압보다 작고 제4 전압보다 크면 상기 어레이(12)에 대한 프로그래밍 동작을 개시하는 단계 -상기 제3 전압은 상기 제2 전압보다 작음-;상기 프로그래밍 전압으로부터 충전 펌프 회로(310)에서 승압된 전압을 발생시키는 단계; 및상기 승압된 전압을 프로그램될 상기 어레이(12) 내의 메모리 셀들에 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 제어 방법.
- 제8항에 있어서, 상기 프로그래밍 전압이 상기 제1 전압보다 작고 상기 제3 전압보다 크면 상기 어레이(12)에 대한 프로그래밍 동작을 개시하지 못하게 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 제어 방법.
- 제6항에 있어서,기준 전압을 발생시키는 단계;상기 프로그래밍 전압의 제1 분수(fraction)인 제1 중간 전압을 발생시키는 단계; 및상기 제1 중간 전압을 상기 기준 전압과 비교하여 상기 프로그래밍 전압이 상기 제1 전압을 초과하는지를 판정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 제어 방법.
- 제10항에 있어서,상기 프로그래밍 전압의 제2 분수인 제2 중간 전압을 발생시키는 단계; 및상기 제2 중간 전압을 상기 기준 전압과 비교하여 상기 프로그래밍 전압이 상기 제2 전압을 초과하는지를 판정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 제어 방법.
- 제10항에 있어서,상기 프로그래밍 전압의 제3 분수인 제3 중간 전압을 발생시키는 단계;상기 제3 중간 전압을 상기 기준 전압과 비교하여 상기 프로그래밍 전압이 상기 제3 전압을 초과하는지를 판정하는 단계;상기 프로그래밍 전압의 제4 분수인 제4 중간 전압을 발생시키는 단계; 및상기 제4 중간 전압을 상기 기준 전압과 비교하여 상기 프로그래밍 전압이 상기 제4 전압을 초과하는지를 판정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 제어 방법.
- 메모리 시스템에 있어서,메모리 셀 어레이(12);상기 메모리 시스템의 프로그래밍 동작들을 제어하는 상태 머신(120);프로그래밍 전압을 수신하는 프로그래밍 전압 노드(Vpp); 및상기 프로그래밍 전압 노드(Vpp) 및 상기 상태 머신(120)에 결합되어, 상기 프로그래밍 전압이 하위 한계를 가진 제1 전압 범위 내에 있는 때를 검출하고 상기 프로그래밍 전압이 상위 한계를 가진 제2 전압 범위 내에 있는 때를 검출하는 전압 검출 회로(300)를 포함하며, 상기 제1 전압 범위의 하위 한계는 상기 제2 전압 범위의 상위 한계보다 크고, 상기 전압 검출 회로(300)는 상기 프로그래밍 전압이 상기 제1 및 제2 전압 범위들 외부에 있을 때 상기 상태 머신(120)이 프로그래밍 동작을 개시하지 못하게 하고 상기 프로그래밍 전압이 상기 제1 및 제2 전압 범위들 중 어느 하나 내에 있을 때 상기 상태 머신(120)이 프로그래밍 동작을 개시할 수 있게 하는것을 특징으로 하는 메모리 시스템.
- 제13항에 있어서, 상기 전압 검출 회로(300)는,상기 프로그래밍 전압 노드(Vpp)에 결합되고, 제1 노드에서 제1 중간 전압을 생성하는 소자들을 갖는 전압 디바이더 회로(RA, RB, RC, RD, R1, R2, R3, R4); 및상기 제1 노드에 결합된 제1 입력을 갖는 제1 비교기(148)를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제14항에 있어서,상기 제2 전압 범위는 상기 제2 전압 범위의 상위 한계보다 작은 하위 한계를 갖고,상기 전압 디바이더 회로(RA, RB, RC, RD, R1, R2, R3, R4)는 제2 노드에서 제2 중간 전압을 생성하고 제3 노드에서 제3 전압을 생성하는 소자들을 포함하고,상기 전압 검출 회로(300)는 상기 제2 노드에 결합된 제1 입력을 갖는 제2 비교기(150)를 포함하고,상기 전압 검출 회로(300)는 상기 제3 노드에 결합된 제1 입력을 갖는 제3 비교기(152)를 포함하는것을 특징으로 하는 메모리 시스템.
- 제15항에 있어서, 상기 전압 검출 회로(300)는, 상기 제1, 제2 및 제3 비교기들(148, 150, 152)의 출력들에 결합되고 상태 머신(120)에 결합되어, 상기 프로그래밍 전압이 상기 제1 및 제2 전압 범위들 외부에 있으면 상기 상태 머신(120)이 프로그래밍 동작들을 개시하지 못하게 하는 논리 회로(154-162)를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제16항에 있어서, 기준 전압을 발생시키는 전압 기준 회로(170)를 더 포함하고, 상기 제1, 제2 및 제3 비교기들(148, 150, 152)은 각각 상기 전압 기준 회로(170)에 결합되어 상기 기준 전압을 수신하는 제2 입력을 갖는 것을 특징으로 하는 메모리 시스템.
- 제15항에 있어서, 상기 전압 디바이더 회로(RA, RB, RC, RD, R1, R2, R3, R4)는 상기 프로그래밍 전압 노드(Vpp)와 시스템 그라운드 사이에 직렬로 결합된 4개의 저항기들(RA, RB, RC, RD) 및 트랜지스터(132)의 저저항 다리 및 상기 프로그래밍 전압 노드(Vpp)와 시스템 그라운드 사이에 직렬로 결합된 4개의 저항기들(R1, R2, R3, R4) 및 트랜지스터(140)의 고저항 다리를 포함하는 2중 저항 사다리이고, 상기 제1, 제2 및 제3 노드들은 상기 고저항 다리의 상기 4개의 저항기들(R1, R2, R3, R4) 사이의 각각의 접속부들이며, 상기 제1, 제2 및 제3 노드들 각각은 각각의 트랜지스터(134, 136, 138)를 통하여 상기 저저항 다리의 대응하는 노드에 접속되는 것을 특징으로 하는 메모리 시스템.
- 제13항에 있어서, 상기 어레이(12), 상기 프로그래밍 전압 노드(Vpp) 및 상기 전압 검출 회로(300) 사이에 결합되어, 상기 프로그래밍 전압이 상기 제2 전압 범위 내에 있을 때 상기 프로그래밍 전압으로부터 승압된 전압을 발생시키고, 상기 프로그래밍 동작 중에 상기 어레이(12)에 상기 승압된 전압을 제공하는 충전 펌프 회로(310)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
- 메모리 시스템에 있어서,메모리 셀 어레이(12);상기 메모리 시스템의 프로그래밍 동작들을 제어하는 상태 머신(120);프로그래밍 전압을 수신하도록 결합된 프로그래밍 전압 노드(Vpp); 및상기 프로그래밍 전압 노드(Vpp) 및 상기 상태 머신(120)에 결합되고, 셋업 상태와 프로그래밍 상태 사이에 스위칭 가능한 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)를 구비한 전압 검출 회로(300)를 포함하고, 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)는, 상기 셋업 상태에서 상기 프로그래밍 전압이 제1 전압보다 클 때 제1 노드(N1)에서 제1 중간 전압을 발생시키고, 제2 노드(N2)에서 제2 중간 전압을 발생시키고, 제3 노드(N3)에서 제3 중간 전압을 발생시키는 소자들을 구비하고, 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)는, 상기 프로그래밍 상태에서 상기 프로그래밍 전압이 제2 전압보다 클 때 상기 제1 노드(N1)에서 상기 제1 중간 전압을 발생시키고, 상기 제2 노드(N2)에서 상기 제2 중간 전압을 발생시키고, 상기 제3 노드(N3)에서 상기 제3 중간 전압을 발생시키는 소자들을 구비하고, 상기 제2 전압은 상기 제1 전압보다 작은것을 특징으로 하는 메모리 시스템.
- 제20항에 있어서, 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)의 상기 제1, 제2 및 제3 노드들(N1, N2, N3)에 결합되어, 상기 셋업 상태에서 상기 프로그래밍 전압이 상기 제1 전압보다 클 때 상기 상태 머신(120)이 프로그래밍 동작을 개시할 수 있게 하고 상기 프로그래밍 상태에서 상기 프로그래밍 전압이 상기 제2 전압보다 작을 때 상기 상태 머신(120)이 상기 프로그래밍 동작을 종료시키게 하는 제어 회로를 더 포함하는 것을 특징으로 하는 메모리 시스템.
- 제21항에 있어서, 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)는 상기 셋업 상태에서 상기 프로그래밍 전압이 제3 전압보다 작고 제4 전압보다 클 때 상기 제2 노드(N2)에서 상기 제2 중간 전압을 발생시키고 상기 제3 노드(N3)에서 상기 제3 중간 전압을 발생시키는 소자들을 포함하되, 상기 제3 전압은 상기 제2 전압보다 작고 상기 제4 전압보다 크며, 상기 제어 회로는 상기 프로그래밍 전압이 상기 제3 전압과 상기 제4 전압 사이에 있을 때 상기 상태 머신(120)이 프로그래밍 동작을 수행할 수 있게 하는 소자들을 포함하는 것을 특징으로 하는 메모리 시스템.
- 제21항에 있어서, 상기 제어 회로는 상기 제1 노드(N1)에 결합된 제1 입력을 갖는 제1 비교기(148), 상기 제2 노드(N2)에 결합된 제1 입력을 갖는 제2 비교기(150), 및 상기 제3 노드(N3)에 결합된 제1 입력을 갖는 제3 비교기(152)를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제23항에 있어서, 상기 제어 회로는, 상기 제1, 제2 및 제3 비교기들(148, 150, 152)의 출력들에 결합되어, 상기 상태 머신(120)이 프로그래밍 동작을 개시 및 종료시킬 수 있게 하는 논리 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제24항에 있어서, 상기 제1, 제2 및 제3 비교기들(148, 150, 152) 각각의 제2 입력에 결합된 기준 전압을 발생시키는 전압 기준 회로(170)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
- 제20항에 있어서, 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)는 2중 저항 사다리로서,상기 프로그래밍 전압 노드(Vpp)와 상기 제3 노드(N3) 사이에 결합된 제1 임피던스(RD), 상기 제3 노드(N3)와 상기 제2 노드(N2) 사이에 결합된 제2 임피던스(RC), 상기 제2 노드(N2)와 상기 제1 노드(N1) 사이에 결합된 제3 임피던스(RB), 및 상기 제1 노드(N1)와 시스템 그라운드 사이에 결합된 제4 임피던스(RA)를 갖는 저저항 다리(RA, RB, RC, RD); 및상기 프로그래밍 전압 노드(Vpp)와 상기 제3 노드(N3) 사이에 결합된 제1 임피던스(R4), 상기 제3 노드(N3)와 상기 제2 노드(N2) 사이에 결합된 제2 임피던스(R3), 상기 제2 노드(N2)와 상기 제1 노드(N1) 사이에 결합된 제3 임피던스(R2), 및 상기 제1 노드(N1)와 시스템 그라운드 사이에 결합된 제4 임피던스(R1)를 갖는 고저항 다리(R1, R2, R3, R4)를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제26항에 있어서, 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)는,상기 고저항 및 저저항 다리들의 상기 제4 임피던스들(RA, R1) 사이에 상기 제1 노드(N1)에 접속된 제1 트랜지스터(134);상기 고저항 및 저저항 다리들의 상기 제3 임피던스들(RB, R2) 사이에 상기 제2 노드(N2)에 접속된 제2 트랜지스터(136);상기 고저항 및 저저항 다리들의 상기 제1 및 제2 임피던스들(RC, RD, R3, R4) 사이에 상기 제3 노드(N3)에 접속된 제3 트랜지스터(138);상기 셋업 상태에서 상기 저저항 다리(RA, RB, RC, RD)를 상기 고저항 다리(R1, R2, R3, R4)에 결합시키도록 상기 제1, 제2 및 제3 트랜지스터들(134, 136, 138)을 스위치 온시키고, 상기 프로그래밍 상태에서 상기 저저항 다리(RA, RB, RC, RD)를 상기 고저항 다리(R1, R2, R3, R4)에서 분리시키도록 상기 제1, 제2 및 제3 트랜지스터들(134, 136, 138)을 스위치 오프시키는 스위칭 회로; 및상기 제4 임피던스들(RA, R1)과 상기 시스템 그라운드 사이에 각각 결합된 제1 및 제2 인에이블링 트랜지스터들(132, 140)을 포함하는 것을 특징으로 하는 메모리 시스템.
- 제22항에 있어서, 상기 어레이(12), 상기 프로그래밍 전압 노드(Vpp) 및 상기 전압 검출 회로(300) 사이에 결합되어, 상기 프로그래밍 전압이 상기 제3 전압보다 작고 제4 전압보다 클 때 상기 프로그래밍 전압으로부터 승압된 전압을 발생시키고, 상기 프로그래밍 동작 중에 상기 어레이(12)에 상기 승압된 전압을 제공하는 충전 펌프 회로(310)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
- 메모리 시스템에 있어서,메모리 셀 어레이(12);상기 메모리 시스템의 동작들을 제어하는 상태 머신(120);프로그래밍 전압을 수신하기 위한 프로그래밍 전압 노드(Vpp); 및전압 검출 회로(300)를 포함하며, 이 전압 검출 회로(300)는,상기 프로그래밍 전압 노드(Vpp)와 시스템 그라운드 사이에 직렬로 결합된 4개의 임피던스들(RA, RB, RC, RD), (R1, R2, R3, R4)을 각각 구비한 제1 및 제2 전압 디바이더들 -상기 제1 및 제2 전압 디바이더들 각각은 상기 4개의 임피던스들 사이에 각각 결합된 제1, 제2 및 제3 노드들(N1, N2, N3)을 갖고, 상기 프로그래밍 전압은 상기 제1 및 제2 전압 디바이더들에 의해 분할되어 상기 각각의 제1, 제2 및 제3 노드들(N1, N2, N3)에서 상기 프로그래밍 전압의 분수들을 발생시킴-;상기 제1 및 제2 전압 디바이더들 사이에 접속되고 상기 상태 머신(120)으로부터 제어 신호들(110)을 수신하도록 결합된 스위칭 회로들(132, 134, 136, 138) -상기 제어 신호들(110)은 상기 스위칭 회로들(132, 134, 136, 138)이 상기 제1 및 제2 전압 디바이더들 각각의 제1, 제2 및 제3 노드들(N1, N2, N3)을 서로 결합시키거나 분리시키도록 제어함-; 및상기 제2 전압 디바이더의 제1, 제2 및 제3 노드들(N1, N2, N3) 및 상기 상태 머신(120)에 결합되어, 상기 프로그래밍 전압이 제1 전압을 초과하면 상기 상태 머신(120)이 프로그래밍 동작을 개시하고, 상기 프로그래밍 전압이 상기 제1 전압보다 작은 제2 전압을 초과하면 상기 프로그래밍 동작을 속행하고, 상기 프로그래밍 전압이 상기 제2 전압 이하로 떨어지면 상기 프로그래밍 동작을 종료시킬 수 있게 하는 제어 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제29항에 있어서,상기 제어 회로는 상기 프로그래밍 전압을 판정하는 3개의 비교기들(148, 150, 152)을 구비하고, 각각의 비교기는 상기 제1, 제2 및 제3 노드들(N1, N2, N3) 중 어느 하나에 결합된 제1 입력 및 기준 전압을 갖는 기준 전압 회로에 결합된 제2 입력을 갖고, 상기 비교기들(148, 150, 152)은 상기 제1, 제2, 제3 노드들(N1, N2, N3)에서의 전압들을 상기 기준 전압과 비교하며,상기 제어 회로는 상기 비교기들(148, 150, 152)의 출력들과 상기 상태 머신(120) 사이에 접속되어 상기 프로그래밍 전압에 기초하여 상기 상태 머신(120)에 신호를 제공하는 논리 회로를 구비하는것을 특징으로 하는 메모리 시스템.
- 제29항에 있어서, 상기 프로그래밍 전압 노드(Vpp), 상기 전압 검출 회로(300), 및 상기 어레이(12) 사이에 결합된 충전 펌프 회로(310)를 더 포함하고, 상기 전압 검출 회로(300)는, 상기 프로그래밍 전압이 제3 전압보다 작고 제4 전압보다 크다는 것을 검출할 때 상기 충전 펌프 회로(310)가 프로그래밍을 위해 상기 어레이(12)에 제공되는 승압된 전압을 발생시키게 하는 회로를 구비하고, 상기 제3 전압은 상기 제2 전압보다 작은 것을 특징으로 하는 메모리 시스템.
- 제29항에 있어서, 상기 제1 전압 디바이더(RA, RB, RC, RD)는 상기 제2 전압 디바이더(R1, R2, R3, R4)의 직렬 임피던스보다 적어도 ½ 작은 직렬 임피던스를 갖는 것을 특징으로 하는 메모리 시스템.
- 제29항에 있어서, 상기 스위칭 회로는, 상기 제1 및 제2 전압 디바이더들의 상기 제1, 제2 및 제3 노드들(N1, N2, N3) 각각의 사이에 각각 결합된 3개의 커플링 트랜지스터들(134, 136, 138), 및 상기 제1 및 제2 전압 디바이더들 중 하나와 상기 시스템 그라운드 사이에 각각 결합된 2개의 인에이블링 트랜지스터들(132, 134)을 포함하며, 상기 커플링 트랜지스터들(134, 136, 138) 및 상기 인에이블링 트랜지스터들(132, 134)은 각각 상기 상태 머신으로부터 상기 제1 및 제2 전압 디바이더들을 인에이블시키고 그들을 함께 결합시키는 제어 신호를 수신하도록 결합된 제어 단자를 갖는 것을 특징으로 하는 메모리 시스템.
- 메모리 시스템을 동작시키는 방법에 있어서,외부 전원으로부터 송신된 메모리 프로그램 명령을 검출하는 단계;상기 메모리 시스템에 제공되는 프로그래밍 전압을 모니터하는 단계; 및상기 메모리 프로그램 명령이 검출되고 상기 프로그래밍 전압이 제1 전압 범위 또는 제2 전압 범위 내에 있는 경우에만 메모리 프로그래밍 동작을 개시하는 단계를 포함하며, 상기 제1 전압 범위는 하위 한계를 갖고 상기 제2 전압 범위는 상기 제1 전압 범위의 상기 하위 한계보다 작은 상위 한계를 갖는것을 특징으로 하는 메모리 시스템의 동작 방법.
- 제34항에 있어서, 상기 메모리 프로그래밍 동작은,상기 프로그래밍 전압이 상기 제1 전압 범위 내에 있으면 상기 프로그래밍 전압을 상기 메모리 시스템의 메모리 셀 어레이(12) 내의 프로그램될 셀들에 인가하는 단계;상기 프로그래밍 전압이 상기 제2 전압 범위 내에 있으면 상기 프로그래밍 전압으로부터 승압된 전압을 발생시키는 단계; 및상기 프로그래밍 전압이 상기 제2 전압 범위 내에 있으면 상기 승압된 전압을 프로그램될 상기 셀들에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
- 메모리 시스템을 제어하는 방법에 있어서,프로그래밍 전압 노드(Vpp)에서 프로그래밍 전압을 수신하는 단계;상기 프로그래밍 전압 노드(Vpp)와 시스템 그라운드 사이에 결합된 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4)에 상기 프로그래밍 전압을 인가하는 단계;상기 프로그래밍 전압으로부터 상기 전압 디바이더(RA, RB, RC, RD, R1, R2, R3, R4) 내의 각각의 제1, 제2, 제3 노드들(N1, N2, N3)에서 제1, 제2, 및 제3 중간 전압들을 발생시키는 단계;상기 제1, 제2 및 제3 중간 전압들 각각을 기준 전압과 비교하여 상기 프로그래밍 전압을 평가하는 단계;상기 프로그래밍 전압이 제1 전압에 의해 한정되는 하위 한계를 갖는 제1 전압 범위 내에 있으면 상기 메모리 시스템의 메모리 셀 어레이(120) 내의 프로그램될 셀들에 대한 프로그래밍 동작을 개시하는 단계; 및상기 프로그래밍 전압이 상기 제1 전압보다 작은 제2 전압 이하로 떨어지면 상기 프로그래밍 동작을 종료시키는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 방법.
- 제36항에 있어서,상기 프로그래밍 전압이 제3 전압에 의해 한정되는 상위 한계 및 제4 전압에 의해 한정되는 하위 한계를 갖는 제2 전압 범위 내에 있으면 프로그래밍 동작을 개시하는 단계;상기 프로그래밍 전압이 상기 제2 전압 범위 내에 있을 때 충전 펌프 회로(310)에서 승압된 전압을 발생시키는 단계;프로그램될 상기 셀들에 상기 승압된 전압을 인가하는 단계; 및상기 프로그래밍 전압이 상기 제1 전압 범위 및 상기 제2 전압 범위 외부에 있으면 프로그래밍 동작이 행해지지 않도록 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 제어 방법.
- 제36항에 있어서,상기 프로그래밍 전압을 전압 디바이더에 인가하는 단계는 상기 프로그래밍 전압 노드(Vpp)와 상기 시스템 노드 사이에 병렬로 함께 결합된 제1 전압 디바이더(RA, RB, RC, RD) 및 제2 전압 디바이더(R1, R2, R3, R4)에 상기 프로그래밍 전압을 인가하는 단계를 포함하고,제1, 제2 및 제3 중간 전압들을 발생시키는 단계는 상기 프로그래밍 전압으로부터 상기 제1 전압 디바이더(RA, RB, RC, RD) 및 상기 제2 전압 디바이더(R1, R2, R3, R4) 내의 각각의 제1, 제2 및 제3 노드들(N1, N2, N3)에서 제1, 제2 및 제3 중간 전압들을 발생시키는 단계를 포함하고, 상기 제1, 제2 및 제3 노드(N1, N2, N3)들은 함께 결합되어 있고,상기 방법은,상기 제1, 제2 및 제3 중간 전압들 각각을 기준 전압과 비교하여 상기 프로그래밍 전압을 평가하는 단계; 및프로그램될 상기 셀들이 프로그램되고 있을 때 상기 제2 전압 디바이더(R1, R2, R3, R4)를 상기 제1 전압 디바이더(RA, RB, RC, RD)로부터 분리시켜서 상기 제2 전압 디바이더(R1, R2, R3, R4)내의 상기 각각의 제1, 제2 및 제3 노드들(N1, N2, N3)에서 제1, 제2 및 제3 중간 전압들을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 제어 방법.
- 제38항에 있어서, 프로그램될 상기 셀들이 프로그램되고 있을 때 상기 각각의 제1, 제2 및 제3 노드들(N1, N2, N3)에서 제1, 제2 및 제3 중간 전압들을 변경하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 제어 방법.
- 메모리 시스템에 있어서,메모리 셀 어레이(12);상기 어레이(12) 내의 셀들에 대한 프로그래밍 동작들을 제어하는 상태 머신(120);프로그래밍 전압을 수신하는 프로그래밍 전압 노드(Vpp);상기 프로그래밍 전압을 검출하기 위해 상기 프로그래밍 전압 노드(Vpp)와 시스템 그라운드 사이에 결합된 저항 회로망(RA, RB, RC, RD, R1, R2, R3, R4)을 포함하는 전압 검출기 -상기 저항 회로망(RA, RB, RC, RD, R1, R2, R3, R4)은 상기 프로그래밍 전압 노드(Vpp)와 상기 시스템 그라운드 사이에 직렬로 결합된 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 갖는 전압 디바이더를 포함하고, 상기 전압 디바이더는 상기 제1, 제2 및 제3 노드들(N1, N2, N3) 각각에서 상기 프로그래밍 전압의 각기 다른 분수를 발생시킴-; 및상기 저항 회로망(RA, RB, RC, RD, R1, R2, R3, R4)과 상기 상태 머신(120) 사이에 결합되어, 상기 프로그래밍 전압을 판정하고 상기 프로그래밍 전압이 제1 전압 범위 및 제2 전압 범위 중 어느 하나 내에 있다는 것을 상기 상태 머신(120)에 지시하거나, 또는 상기 프로그래밍 전압이 상기 제1 전압 범위 및 상기 제2 전압 범위 외부에 있다는 것을 상기 상태 머신(120)에 지시하는 논리 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제40항에 있어서,상기 제1 전압 범위는 제1 전압보다 큰 것으로 정의되고,상기 제2 전압 범위는 제2 전압보다 작고 제3 전압보다 큰 것으로 정의되고, 상기 제2 전압은 상기 제1 전압보다 작은 것을 특징으로 하는 메모리 시스템.
- 제41항에 있어서, 상기 프로그래밍 전압 노드(Vpp)와 상기 어레이(12) 사이에 결합된 충전 펌프 회로(310)를 더 포함하고, 상기 충전 펌프 회로는, 상기 프로그래밍 전압이 상기 제2 전압 범위 내에 있을 때 상기 논리 회로에 의해 인에이블되어 상기 프로그래밍 전압으로부터 승압된 전압을 발생시키며, 상기 충전 펌프 회로(310)는 상기 승압된 전압을 상기 어레이(12)에 제공하도록 결합되어 있는 것을 특징으로 하는 메모리 시스템.
- 제40항에 있어서,상기 저항 회로망(RA, RB, RC, RD, R1, R2, R3, R4)은 상기 프로그래밍 전압 노드(Vpp)와 상기 시스템 그라운드 사이에 직렬로 결합된 4개의 저항기들(RA, RB, RC, RD)의 제1 전압 디바이더 및 상기 프로그래밍 전압 노드(Vpp)와 상기 시스템 그라운드 사이에 직렬로 결합된 4개의 저항기들(R1, R2, R3, R4)의 제2 전압 디바이더를 포함하고, 상기 제1 및 제2 전압 디바이더들은 각각 상기 제1, 제2 및 제3 노드들(N1, N2, N3)에 각각 결합된 3개의 트랜지스터들(134, 136, 138)의 병렬 접속에 의해 함께 결합되어 있고,상기 제2 전압 디바이더는 상기 제1 전압 디바이더의 직렬 임피던스보다 적어도 2배 큰 직렬 임피던스를 갖고, 상기 제2 전압 디바이더의 저항기들(R1, R2, R3, R4)은 상기 제1 전압 디바이더의 저항기들(RA, RB, RC, RD)의 임피던스와 상이한 패턴을 갖는 것을 특징으로 하는 메모리 시스템.
- 제43항에 있어서, 상기 어레이(12) 내의 셀들이 프로그램되고 있을 때 상기 제1 및 제2 디바이더들 사이의 3개의 트랜지스터들(134, 136, 138)을 스위치 오프시킴으로써 상기 제2 전압 디바이더는 상기 제1 전압 디바이더와 분리되어, 상기 제1, 제2 및 제3 노드들(N1, N2, N3)에서 상기 3개의 트랜지스터들(134, 136, 138)이 스위치 온된 때 발생된 상기 프로그래밍 전압의 분수 세트와 상이한 분수 세트를 발생시키는 것을 특징으로 하는 메모리 시스템.
- 제40항에 있어서, 상기 논리 회로는,상기 제1 노드(N1)에 결합된 제1 입력을 갖는 제1 비교기(148), 상기 제2 노드(N2)에 결합된 제1 입력을 갖는 제2 비교기(150), 상기 제3 노드(N3)에 결합된 제1 입력을 갖는 제3 비교기(152) -상기 제1, 제2 및 제3 비교기들(148, 150, 152) 각각은 기준 전압(172)을 수신하도록 결합된 제2 입력을 갖고, 상기 제1, 제2 및 제3 비교기들(148, 150, 152) 각각은 상기 제1, 제2 및 제3 노드들(N1, N2, N3) 중 각각의 노드에서의 전압을 상기 기준 전압과 비교하고 상기 비교에 기초하여 출력에서 신호를 발생시킴-; 및상기 제1, 제2 및 제3 비교기들(148, 150, 152)의 출력들에 각각 결합된 3개의 입력들 및 상기 상태 머신(120)에 결합되어 상기 프로그래밍 전압이 상기 제1 전압 범위 내에 있는지, 또는 상기 제2 전압 범위 내에 있는지, 또는 상기 제1 및 제2 전압 범위들 모두의 외부에 있는지를 나타내는 신호(115)를 발생시키는 논리 소자들을 구비하는 논리 회로망을 포함하는 것을 특징으로 하는 메모리 시스템.
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