JP4245437B2 - 不揮発性半導体記憶装置の書き込み方法 - Google Patents

Description

本発明は、チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルを行方向及び列方向に夫々複数配列して構成されたメモリセルアレイを備えてなる不揮発性半導体記憶装置、及び、そのメモリセルアレイの書き込み方法に関し、特に、各メモリセルが３値以上のデータを記憶可能な不揮発性半導体記憶装置に関する。

従来、この種の不揮発性半導体記憶装置として最も一般的なフラッシュメモリとして、例えば、ＥＴＯＸ（ＥＰＲＯＭ Ｔｈｉｎ Ｏｘｉｄｅ、米国インテル社の登録商標）型フラッシュメモリがある。

図１２は、ＥＴＯＸ型フラッシュメモリのメモリセルを構成するメモリセルトランジスタの模式的な断面図及びその等価回路である。図１２に示すように、ソース４５、ドレイン４６間のチャネル領域４１上に、トンネル酸化膜４３を介して電荷蓄積領域となるフローティングゲート４０が形成され、さらに、層間絶縁膜４４を介して、制御ゲート４２が形成されている。

このＥＴＯＸ型のフラッシュメモリセルの動作原理について述べる。メモリセルへの書き込み時は、制御ゲートにＶｐｐ（例えば９Ｖ）を印加し、ソースを基準電圧Ｖｓｓ（例えば０Ｖ）、ドレインにＶｄｐ（例えば５Ｖ）の電圧を印加する。これにより、ソース、ドレイン間のチャネル領域では、多くの電流が流れ、ドレイン近傍の電界が高い部分で、ホットエレクトロンが発生し、フローティングゲートに電子が注入され、閾値電圧が上昇する。すなわち、図１３（ｂ）に示すように、フローティングゲート内に多くの電子が注入された状態になる。

また、書き込みがなされたメモリセルの消去では、制御ゲートにＶｎｎ（例えば−９Ｖ）、ソースにＶｐｅ（例えば６Ｖ）を印加し、ソース近傍で電子を引き抜くことで、閾値電圧を低下させる。すなわち、図１３（ａ）に示すように、書き込み状態と比較してフローティングゲート内の電子が少ない状態になっている。

実際のフラッシュメモリでは、メモリセルは単体ではなく、図２に示すように、複数のメモリセルがアレイ状に配列されメモリセルアレイが構成されている。ワード線(ＷＬ０〜ＷＬｎ)には複数（図２ではｎ＋１個）のフラッシュメモリセルの制御ゲートが接続され、ビット線(ＢＬ０〜ＢＬｍ)には複数（図２ではｍ＋１個）のフラッシュメモリセルのドレインが接続される。図２の場合、メモリセルアレイは(ｎ＋１)×(ｍ＋１)個のフラッシュメモリセルから構成される。

このように複数のメモリセルからなるメモリセルアレイでは、異なる閾値電圧を持つメモリセルが複数混在し得るため、これらの閾値電圧はメモリセルの個数分の分布を有することになる。

これらの閾値電圧状態を図１４に示す。図１４は上述のフラッシュメモリセルが複数配置されたメモリセルアレイに関して各メモリセルの閾値電圧の分布を示したものであり、横軸はメモリセルの閾値電圧、縦軸は横軸で示される閾値電圧を有するメモリセルアレイ内のメモリセルの数を示している。図１４で閾値電圧が高い４．５Ｖ以上の分布（閾値電圧範囲）が書き込み状態（プログラム状態）のメモリセルを現しており、閾値電圧が低い３Ｖ以下の分布（閾値電圧範囲）が消去状態（イレース状態）のメモリセルを現している。フラッシュメモリセルの閾値電圧が図１４に示す２つの閾値電圧範囲の何れかに属することになれば、１つのフラッシュメモリセルによって２つの状態（記憶状態）を識別できることが分かる。

このようなメモリセルの記憶状態の読み出しは、ドレインにＶｄｒ（例えば１Ｖ）を印加し、制御ゲートにＶｇｒ（例えば５Ｖ）を印加する。例えば、閾値電圧がイレース状態で低い閾値電圧範囲内にある場合、メモリセルに電流が流れ、データ“１”と判定される。一方、閾値電圧がプログラム状態で高い閾値電圧範囲にある場合、メモリセルに電流が流れず、データ“０”と判定される。

ＥＴＯＸ型フラッシュメモリの書き込み動作シーケンスにおいて、所望の閾値電圧範囲内に閾値電圧が変化したか否か、つまり正常に書き込みがなされたか否かを検証する読み出しステップとして、制御ゲートにＶｇｖ（例えば５Ｖ）ドレインにＶｄｖ（例えば１Ｖ）を印加してデータを読み出し、所定の基準電圧と比較する書き込みベリファイが行われる。

ＥＴＯＸ型フラッシュメモリにおいて、図１４に示した閾値電圧範囲を３領域以上設けることにより１つのメモリセルで１ビット（２値）より大きい多値記憶を実現することができる。３値以上のデータを設定する多値化の方法として閾値電圧範囲の低い状態から高い状態へ向かって書き込みとベリファイを繰り返し実行する、随時書き込み方法が一般的である。これは、例えば下記の非特許文献１〜３に記載されている。

図４に閾値電圧範囲を４領域設けた場合の閾値電圧分布例を示す。図４に示すように、閾値電圧の低い状態から、２ビットの記憶状態“１１”、“１０”、“０１”、“００”を順番に割り当てる。また、図４に示す４つの閾値電圧範囲とフラッシュメモリセルのフローティングゲートに注入される電子数の関係を図１５に示す。

フローティングゲート内の電子数が増加するとフラッシュメモリセルの閾値電圧も上昇する。つまり、フローティングゲート内の電子が無い（少ない）状態が、閾値電圧の一番低い状態（ここでは記憶状態“１１” （図４のＤａｔａ“１１”））となりメモリセルの閾値電圧範囲は３．０Ｖ以下である。記憶状態“１１”よりもフローティングゲートに電子が注入しフラッシュメモリセルの閾値電圧範囲が３．７Ｖ〜４．２Ｖとなる状態を記憶状態“１０” （図４のＤａｔａ“１０”）とする。記憶状態“１０”よりもフローティングゲートに電子が注入されフラッシュメモリセルの閾値電圧範囲が４．７Ｖ〜５．２Ｖとなる状態を記憶状態“０１” （図４のＤａｔａ“０１”）とする。記憶状態“０１”よりも更に多くの電子がフローティングゲートに注入され、閾値電圧範囲が５．７Ｖ以上となる状態を記憶状態“００” （図４のＤａｔａ“００”）とする。

図１６は、このように１つのメモリセルに４値を記憶させる場合の従来の随時書き込みシーケンスを示すフロー図である。また、図１７は、図１６に示す書き込みシーケンスに従った動作をワード線電圧及びビット線電圧によって時系列的に表現したものである。図１７の各矩形の波形は、書き込み及びベリファイの両動作におけるワード線電圧及びビット線電圧を表しており、図１６と図１７で、対応する動作ステップには同じステップ番号を付している。

メモリセルの初期状態の閾値電圧は、記憶状態“１１”に対応する閾値電圧範囲にあるとする。このメモリセルを記憶状態“１０”に対応する閾値電圧範囲に設定するワード線電圧をＶｇ１０、記憶状態“０１”の閾値電圧範囲に設定するワード線電圧をＶｇ０１、記憶状態“００”の閾値電圧範囲に設定するワード線電圧をＶｇ００とする。ここで、各ワード線電圧の相互の関係は、Ｖｇ１０＜Ｖｇ０１＜Ｖｇ００である。これは、非特許文献３に記述されているように、メモリセルの制御ゲートにＶｇｐで書き込んだ後の閾値電圧をＶｔとすると、制御ゲートに与える電圧をΔＶｇｐだけ増加させて書き込みを行うと、メモリセルの閾値電圧はＶｔからΔＶｇｐだけ上昇する。つまり、メモリセルの閾値電圧を高くするためには、制御ゲートに印加する電圧を閾値電圧の上昇分だけ高くする必要がある。

図１６を参照しながら、従来の随時書き込みシーケンスを説明する。記憶状態“１１”をメモリセルの初期状態とし（ＳＴ１）、記憶状態“００”に書き込む場合、先ず、ワード線電圧をＶｇ１０とし電圧が安定するまで待ち、ビット線に振幅Ｖｄｐ（例えば５Ｖ）の電圧でパルス幅Ｗｐ（例えば１μｓｅｃ）の電圧パルスを印加して、記憶状態“１０”への書き込みを行い（ＳＴ２）、ワード線電圧をベリファイ用の電圧Ｖｇｖに、ビット線電圧をベリファイ用の電圧Ｖｄｖに切り替え、各電圧が安定した後、読み出し動作により記憶状態“１０”のベリファイを行う（ＳＴ３）。ベリファイの結果書き込みを行ったすべてのメモリセルが記憶状態“１０”に対応する閾値電圧範囲に閾値電圧が達しているか判定し（ＳＴ４）、達していないメモリセルに対しては、書き込み時のワード線電圧Ｖｇ１０をΔＶｇ１０だけ増加させ（ＳＴ５）、当該ワード線電圧とビット線電圧パルスを印加する書き込み（ＳＴ２）とベリファイ（ＳＴ３）を再度行い、全てのメモリセルが記憶状態“１０”に対応する閾値電圧範囲に閾値電圧が達するまで（ＳＴ４）、ＳＴ２〜５のステップを繰り返す。図１７では、ここまでが“１０”書き込み期間に相当する。

全ての書き込み対象メモリセルの閾値電圧が、記憶状態“１０”に対応する閾値電圧範囲に達した後、ワード線電圧をＶｇ０１に切り替えワード線電圧が安定した後パルス幅Ｗｐだけビット線に振幅Ｖｄｐの電圧パルスを印加し、記憶状態“０１”への書き込みを行う（ＳＴ６）。続いて、ワード線電圧をベリファイ用の電圧Ｖｇｖに、ビット線電圧をベリファイ用の電圧Ｖｄｖに切り替え、各電圧が安定した後、読み出し動作により記憶状態“０１”のベリファイを行う（ＳＴ７）。記憶状態“１０”への書き込みと同様に、全ての書き込み対象メモリセルが記憶状態“０１”に対応する閾値電圧範囲に達するまで（ＳＴ８で判定）、ワード線電圧をΔＶｇ０１ずつ増加させ（ＳＴ９）、当該ワード線電圧とビット線電圧パルスを印加する書き込み（ＳＴ６）とベリファイ（ＳＴ７）を繰り返す。図１７では、ここまでが“０１”書き込み期間に相当する。

全ての書き込み対象メモリセルの閾値電圧が、記憶状態“０１”に対応する閾値電圧範囲にまで達した後、ワード線電圧をＶｇ００に切り替えワード線電圧が安定した後、ステップＳＴ６と同じ要領で、記憶状態“００”への書き込みを行う（ＳＴ１０）。続いて、ベリファイ用の電圧Ｖｇｖに、ビット線電圧をベリファイ用の電圧Ｖｄｖに切り替え、各電圧が安定した後、読み出し動作により記憶状態“００”のベリファイを行う（ＳＴ１１）。全ての書き込み対象メモリセルが記憶状態“００”に対応する閾値電圧範囲になるまで（ＳＴ１２）ワード線電圧をΔＶｇ００ずつ増加させ（ＳＴ１３）、当該ワード線電圧とビット線電圧パルスを印加する書き込み（ＳＴ１０）とベリファイ（ＳＴ１１）を繰り返し、全ての書き込み対象メモリセルの閾値電圧が、記憶状態“００”に対応する閾値電圧範囲に達する（ＳＴ１３）と、書き込みが完了する。図１７では、ここまでが“００”書き込み期間に相当する。

上述のように、従来の随時書き込みシーケンスでは、記憶状態“００”への書き込み完了までに、記憶状態“１０” の書き込み工程（ＳＴ２〜５）、記憶状態“０１” の書き込み工程（ＳＴ６〜９）、記憶状態“００”の書き込み工程（ＳＴ１０〜１３）が夫々存在し、各書き込み工程において、全ての書き込み対象メモリセルの閾値電圧が、各記憶状態“１０” に対応する閾値電圧範囲に達するまで完了せず、次の書き込み工程に移行しない。尚、書き込み対象メモリセルの一部が、記憶状態“００”に書き込むのではなく、記憶状態“１０”または記憶状態“０１”への書き込みである場合は、当該メモリセルに対しては、記憶状態“１０” の書き込み工程、または、記憶状態“１０”と “０１”の書き込み工程だけが実行されることになるが、書き込みに要する時間は、記憶状態“００”に書き込む場合が最大となる。
"Ａ Ｄｏｕｂｌｅ−Ｌｅｖｅｌ−Ｖｔｈ Ｓｅｌｅｃｔ Ｇａｔｅ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｍｕｌｔｉｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ" ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３１， Ｎｏ．４， １９９６年４月 "Ａ １１７−ｍｍ２ ３．３−Ｖ Ｏｎｌｙ １２８−Ｍｂ Ｍｕｌｔｉｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｆｏｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏｎｓ" ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３１， Ｎｏ．１１， １９９６年１１月 "４０−ｍｍ２ ３−Ｖ−Ｏｎｌｙ ５０−ＭＨｚ ６４−Ｍｂ ２−ｂ/Ｃｅｌｌ ＣＨＥ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ"ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．３５， Ｎｏ．１１， ２０００年１１月

ＥＴＯＸ型フラッシュメモリセルの多値書き込み方法として、上述の従来の随時書き込みシーケンスを採用すると、ある初期状態から別の記憶状態への書き込みを行う場合に、その中間に別の記憶状態が存在する場合に、当該中間の記憶状態への書き込みを段階的に完了させるため、中間の記憶状態への書き込みにおいてもベリファイ工程が必要となる。その結果、その中間的なベリファイ工程のために、ワード線電圧及びビット線電圧の切替えが必要となり、これらの電圧が安定するまでの待ち時間が長くなり、書き込み動作が完了するまでの書き込み時間が長くなるという不都合が生じる。また、最終的な書き込みが完了するまでのベリファイ回数が増えるため、更に、書き込み時間が長くなる。

複数のメモリセルからなるメモリセルアレイに対しては、更に、読み出し時のマージンを確保するために、各記憶状態に対応する閾値電圧範囲を狭くする必要があるので書き込み時の閾値電圧変化を高い精度で制御するために、書き込み時のワード線電圧を低く設定する、或いは、書き込みパルス幅を狭くする等の対策を講じるとすると、書き込み及びベリファイの回数が増加し、更に書き込み時間が長くなるという問題がある。

本発明は、上記問題点に鑑みてなされたもので、その目的は、メモリセルが３値以上のデータを記憶可能な不揮発性半導体記憶装置において、多値データを高速に書き込める書き込み方法を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、チャネル領域と制御ゲート間に絶縁膜を介して電荷蓄積領域の形成されたトランジスタを有し、前記電荷蓄積領域の電荷量に応じて決定される閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得るメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えてなる不揮発性半導体記憶装置の書き込み方法であって、前記２以上の書き込み状態に各別に対応する複数の書き込みゲート電圧を予め設定しておき、書き込み対象メモリセルに、書き込み前の記憶状態に対応する閾値電圧範囲と書き込み後の記憶状態に対応する閾値電圧範囲との間に、他の記憶状態に対応する閾値電圧範囲が少なくとも１つ存在する場合において、前記書き込み対象メモリセルに接続する前記ワード線に、少なくとも１つの前記他の記憶状態に各別に対応する少なくとも１つの第１書き込みゲート電圧を夫々印加し、前記書き込み対象メモリセルに接続する前記ビット線に、所定の書き込みドレイン電圧を印加する第１書き込み工程と、前記書き込み対象メモリセルに接続する前記ワード線に、前記書き込み後の書き込み状態に対応する第２書き込みゲート電圧を印加し、前記書き込み対象メモリセルに接続する前記ビット線に、所定の書き込みドレイン電圧を印加する第２書き込み工程を夫々実行した後に、前記書き込み対象メモリセルが書き込まれたか否かを検証するベリファイ工程を実行することを第１の特徴とする。

上記第１の特徴を備えた本発明に係る不揮発性半導体記憶装置の書き込み方法は、メモリセルが２以上の書き込み状態を含む３以上の記憶状態を取り得る多値メモリセルへの多値データの書き込み方法であって、メモリセルを構成するトランジスタの閾値電圧を、書き込み後の記憶状態に対応した書き込みゲート電圧を、ワード線を関して制御ゲートに印加することで、書き込み対象メモリセルの閾値電圧を目的とする記憶状態に対応した閾値電圧範囲に収めることができる。ここで、書き込み対象メモリセルの書き込み前の閾値電圧が低く、書き込み後の閾値電圧が高い場合に、印加する書き込みゲート電圧も高くなるため、メモリセルに過大なドレイン電流が流れ、書き込み時の消費電流、特にピーク電流が増大するという問題が生じるので、これを回避するために、書き込み前の記憶状態に対応する閾値電圧範囲と書き込み後の記憶状態に対応する閾値電圧範囲との間に、他の記憶状態に対応する閾値電圧範囲が少なくとも１つ存在する場合には、他の記憶状態への書き込みを実行してから最終的に目的とする書き込み状態に到達するように段階的な書き込みを実行する。ところで、本特徴の書き込み方法によれば、他の記憶状態への書き込みを実行しても、そのベリファイ動作を行わずに、最終的に目的とする書き込み状態までの書き込み動作を連続して行うため、中間的なベリファイ動作に伴う遅延時間を回避でき、最終的に書き込みが完了するまでの書き込み時間の大幅な短縮が可能となる。更に、中間的なベリファイ動作を省略しても、中間に存在する他の記憶状態への書き込みは、完全か不完全かは別として、対応する書き込みゲート電圧が印加されていることから、メモリセルの閾値電圧は、確実に高くなっているので、消費電流の抑制効果は十分に果たされ、しかも最終的な書き込み状態に対するベリファイ動作は確実に実行されるので、書き込み後の閾値電圧は、目的とする記憶状態に対応する閾値電圧範囲内に収めることができる。

ここで、書き込み対象メモリセルの書き込み前の閾値電圧が最も低い閾値電圧範囲にあるときが、消費電流の面では最悪条件となるが、書き込み前の閾値電圧が最も低い閾値電圧範囲にあっても、その分、中間の他の記憶状態が増えれば、第１書き込み工程での第１書き込みゲート電圧が増えて、段階的に書き込み対象メモリセルの閾値電圧が徐々に高くなっていくので、過大なドレイン電流が流れるという問題は解決される。また、１つのメモリセルの取り得る記憶状態が増えるほどに、中間の他の記憶状態が増えることになり、１回の第１書き込み工程での第１書き込みゲート電圧の印加回数が増えるが、ベリファイ工程は、記憶状態の数、つまり、多値レベルに拘わらず一連の第１書き込み工程と第２書き込み工程に対し１回に固定されているので、多値レベルが大きいほど、書き込み時間は長くなるが、書き込み時間の短縮効果も大きくなる。

同書き込み方法は、更に、上記第１の特徴に加え、前記ベリファイ工程において、前記書き込み対象メモリセルが書き込まれていないと判定された場合、前記第１書き込み工程と前記第２書き込み工程の内、少なくとも前記第２書き込み工程を再度実行することを第２の特徴とする。

上記第２の特徴を備えた同書き込み方法によれば、最終的には、書き込み対象メモリセルの閾値電圧を目的とする記憶状態に対応する閾値電圧範囲内に収めることができる。つまり、ベリファイ工程において、書き込み対象メモリセルが書き込まれている（閾値電圧が目的とする記憶状態に対応する閾値電圧範囲に収まる）ことが確認できるまで、第１書き込み工程と第２書き込み工程の内、少なくとも第２書き込み工程を繰り返し実行することで、当該メモリセルが、完全な不良セルでない限り、最終的に書き込み対象メモリセルの閾値電圧を目的とする記憶状態に対応する閾値電圧範囲内に収めることができる。ここで、１回目の第１書き込み工程で、書き込み前の閾値電圧が高くなっているので、２回目以降において、第１書き込み工程を省略したとしても消費電流の抑制効果は十分に期待される。

尚、書き込み対象メモリセルが同一ワード線上に複数ある場合に、ベリファイ工程で書き込みがなされていないと判定されためメモリセルが複数で、その１つの最終的な書き込み状態が、他のメモリセルの最終的な書き込み状態に対し中間の他の記憶状態に該当する場合も当然にあり得るので、その他のメモリセルについては、第１書き込み工程で少なくとも第１書き込みゲート電圧は印加されるので、第１書き込み工程と第２書き込み工程の両方を実行する場合もあり得る。但し、フラッシュメモリセルを想定した場合、第１書き込みゲート電圧は、第２書き込みゲート電圧より低いので、第１書き込み工程の実行は閾値電圧の変化に大きな影響は与えない。

同書き込み方法は、更に、上記第２の特徴に加え、再度実行される２回目以降の前記第１書き込み工程と前記第２書き込み工程の少なくとも一方において印加される前記第１書き込みゲート電圧または前記第２書き込みゲート電圧が、１回目に印加された前記第１書き込み工程または前記第２書き込み工程における夫々の電圧値より高く設定されていることを第３の特徴とする。

上記第３の特徴を備えた同書き込み方法によれば、再度実行される２回目以降の第１書き込み工程または第２書き込み工程において、書き込みゲート電圧が高く設定されるので、書き込まれ難いメモリセルに対し、書き込みを促進させて、第１書き込み工程または第２書き込み工程の繰り返し回数を少なく抑えることができ、書き込まれ難いメモリセルで律速されるワーストの書き込み時間を短縮することができる。

同書き込み方法は、更に、上記第２または第３の特徴に加え、再度実行される２回目以降の前記第１書き込み工程と前記第２書き込み工程の少なくとも一方において印加される前記第１書き込みゲート電圧または前記第２書き込みゲート電圧が、前記書き込みドレイン電圧と同時に前記書き込み対象メモリセルに印加される書き込み期間が、１回目の前記書き込み期間より長く設定されていることを第４の特徴とする。

上記第４の特徴を備えた同書き込み方法によれば、第３の特徴と同様に、再度実行される２回目以降の第１書き込み工程または第２書き込み工程において、１回の書き込み工程でのゲート電圧の実質的な印加期間が長く設定されるので、書き込まれ難いメモリセルに対し、書き込みを促進させて、第１書き込み工程または第２書き込み工程の繰り返し回数を少なく抑えることができ、書き込まれ難いメモリセルで律速されるワーストの書き込み時間をトータルで短縮することができる。

同書き込み方法は、チャネル領域と制御ゲート間に絶縁膜を介して電荷蓄積領域の形成されたトランジスタを有し、前記電荷蓄積領域の電荷量に応じて決定される閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得るメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えてなる不揮発性半導体記憶装置の書き込み方法であって、前記２以上の書き込み状態に各別に対応する複数の書き込みゲート電圧を予め設定しておき、同一の前記ワード線に接続する２以上の書き込み対象メモリセルに同時に書き込む場合において、前記２以上の書き込み対象メモリセルに接続する前記ワード線に、書き込み後の書き込み状態を含む２以上の書き込み状態に対応する２以上の前記書き込みゲート電圧を電圧値の低い順に順次印加し、前記書き込みゲート電圧の各印加と同時に、前記書き込み対象メモリセルに接続する前記ビット線の少なくとも１つに、所定の書き込みドレイン電圧を印加する書き込み工程を実行した後に、前記２以上の書き込み対象メモリセルが夫々書き込まれたか否かを検証するベリファイ工程を実行することを第５の特徴とする。

上記第５の特徴を備えた同書き込み方法は、メモリセルが２以上の書き込み状態を含む３以上の記憶状態を取り得る多値メモリセルへの多値データの書き込み方法であって、メモリセルを構成するトランジスタの閾値電圧を、書き込み後の記憶状態に対応した書き込みゲート電圧を、ワード線を関して制御ゲートに印加することで、同一のワード線に接続する２以上の書き込み対象メモリセルの閾値電圧を夫々の目的とする記憶状態に対応した閾値電圧範囲に収めることができる。ここで、目的とする記憶状態に対応した閾値電圧範囲の高い方のメモリセルの方がメモリセル単位の書き込み時間が長くなるが、当該メモリセルについては、少なくとも他方のメモリセルの書き込み後の書き込み状態に対応する書き込みゲート電圧の印加が、上記第１の特徴の書き込み方法における第１書き込み工程となって、上記第１の特徴の書き込み方法と同じ、書き込み時間の短縮効果と消費電流の低減効果が同時に発揮される。この結果、同時に書き込む全ての書き込み対象メモリセルについても書き込み時間の短縮が図れる。

また、２以上の書き込み対象メモリセルの全てが同じ書き込み後の書き込み状態である場合でも、２以上の書き込みゲート電圧を電圧値の低い順に順次印加するので、電圧値の低い方の書き込みゲート電圧を、書き込み後の書き込み状態に対応する書き込みゲート電圧より低く設定すれば、最初に印加する書き込みゲート電圧は、上記第１の特徴の書き込み方法における第１書き込み工程となって、上記第１の特徴の書き込み方法と同じ、書き込み時間の短縮効果と消費電流の低減効果が同時に発揮される。

同書き込み方法は、更に、上記第５の特徴に加え、前記書き込み工程において印加する２以上の前記書き込みゲート電圧に、書き込み後の書き込み状態に対応する前記書き込みゲート電圧より低い電圧値の前記書き込みゲート電圧が含まれることを第６の特徴とする。

上記第６の特徴を備えた同書き込み方法によれば、２以上の書き込み対象メモリセルの内、目的とする記憶状態に対応した閾値電圧範囲の低い方のメモリセルについても、書き込み後の書き込み状態に対応する書き込みゲート電圧より低い電圧値の書き込みゲート電圧が印加されるので、当該印加が上記第１の特徴の書き込み方法における第１書き込み工程となって、上記第１の特徴の書き込み方法と同じ、消費電流の低減効果が発揮される。また、当該印加は、目的とする記憶状態に対応した閾値電圧範囲の高い方のメモリセルについても、消費電流の低減効果が発揮される。

同書き込み方法は、更に、上記第５または第６の特徴に加え、前記書き込み工程において、前記所定の書き込みドレイン電圧の印加される前記ビット線は、そのビット線に接続する前記書き込み対象メモリセルの前記所定の書き込みドレイン電圧印加前の記憶状態に対応する閾値電圧範囲が、前記所定の書き込みドレイン電圧印加時に印加される前記書き込みゲート電圧を決定する書き込み状態に対応する閾値電圧範囲より低いことを第７の特徴とする。

上記第７の特徴を備えた同書き込み方法によれば、書き込み対象メモリセルの閾値電圧が高くなる場合にのみ所定の書き込みドレイン電圧が印加されるので、既に閾値電圧が目的とする記憶状態に対応する閾値電圧範囲内に収まっている書き込み対象メモリセルに、書き込みゲート電圧と書き込みドレイン電圧が印加され、当該適正な閾値電圧範囲を超えて過剰に書き込まれるのを防止できる。

同書き込み方法は、更に、上記第５〜第７の何れかの特徴に加え、前記ベリファイ工程において、前記書き込み対象メモリセルの少なくとも１つが書き込まれていないと判定された場合、前記書き込み工程を再度実行することを第８の特徴とする。

上記第８の特徴を備えた同書き込み方法によれば、最終的には、２以上の書き込み対象メモリセルの閾値電圧を全て目的とする記憶状態に対応する閾値電圧範囲内に収めることができる。

同書き込み方法は、更に、上記第８の特徴に加え、再度実行される２回目以降の前記書き込み工程における前記書き込み対象メモリセルから、前記ベリファイ工程で書き込まれていると判定された書き込み済みメモリセルを除外することを第９の特徴とする。

上記第９の特徴を備えた同書き込み方法によれば、２回目以降の書き込み工程を未書き込みの書き込み対象メモリセルに対してのみ実行することで、書き込み済みの書き込み対象メモリセルに接続するビット線を不必要に充放電することがなく、消費電流の低減が図れるとともに、上述の過剰書き込みも防止できる。

同書き込み方法は、更に、上記第８の特徴に加え、１回目及び再度実行される２回目以降の前記書き込み工程の内、少なくとも１回目の前記書き込み工程において印加する２以上の前記書き込みゲート電圧に、書き込み後の書き込み状態に対応する前記書き込みゲート電圧より低い電圧値の前記書き込みゲート電圧が含まれることを第１０の特徴とする。

上記第１０の特徴を備えた同書き込み方法によれば、２以上の書き込み対象メモリセルの全てに対して、少なくとも１回は、書き込み状態に対応する書き込みゲート電圧が段階的に印加されるために、メモリセルに過大なドレイン電流が流れ、書き込み時の消費電流、特にピーク電流が増大するのを防止できる。また、２回目以降の書き込み工程では、任意に、書き込み後の書き込み状態に対応する書き込みゲート電圧より低い電圧値の書き込みゲート電圧の印加を中止することで、書き込み時間の短縮が図れる。

本発明に係る不揮発性半導体記憶装置は、チャネル領域と制御ゲート間に絶縁膜を介して電荷蓄積領域の形成されたトランジスタを有し、前記電荷蓄積領域の電荷量に応じて決定される閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得るメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイと、書き込み対象メモリセルに接続する前記ワード線に前記２以上の書き込み状態に各別に対応して予め設定された複数の書き込みゲート電圧を選択的に印加し、前記書き込み対象メモリセルに接続する前記ビット線に所定の書き込みドレイン電圧を印加する書き込み手段と、前記書き込み対象メモリセルが書き込まれたか否かを検証するベリファイ手段と、を備えてなる不揮発性半導体記憶装置であって、前記書き込み対象メモリセルに、書き込み前の記憶状態に対応する閾値電圧範囲と書き込み後の記憶状態に対応する閾値電圧範囲との間に、他の記憶状態に対応する閾値電圧範囲が少なくとも１つ存在する場合において、前記書き込み手段が、前記書き込み対象メモリセルに接続する前記ワード線に、少なくとも１つの前記他の記憶状態に各別に対応する少なくとも１つの第１書き込みゲート電圧を夫々印加し、前記書き込み対象メモリセルに接続する前記ビット線に、所定の書き込みドレイン電圧を印加する第１書き込み工程と、前記書き込み対象メモリセルに接続する前記ワード線に、前記書き込みデータに対応する第２書き込みゲート電圧を印加し、前記書き込み対象メモリセルに接続する前記ビット線に、所定の書き込みドレイン電圧を印加する第２書き込み工程を夫々実行した後に、前記ベリファイ手段が、前記書き込み対象メモリセルに前記書き込みデータが書き込まれたか否かを検証するベリファイ工程を実行することを第１の特徴とする。

上記第１の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、書き込み手段が、上記第１〜第４の特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法における第１書き込み工程と第２書き込み工程を実行し、ベリファイ手段が第１書き込み工程と第２書き込み工程の実行後にベリファイ工程を実行するので、上記第１〜第４の特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法の作用効果を奏することができ、書き込み時間の大幅な短縮が図れる。

同不揮発性半導体記憶装置は、更に、チャネル領域と制御ゲート間に絶縁膜を介して電荷蓄積領域の形成されたトランジスタを有し、前記電荷蓄積領域の電荷量に応じて決定される閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得るメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイと、書き込み対象メモリセルに接続する前記ワード線に前記２以上の書き込み状態に各別に対応して予め設定された複数の書き込みゲート電圧を選択的に印加し、前記書き込み対象メモリセルに接続する前記ビット線に所定の書き込みドレイン電圧を印加する書き込み手段と、前記書き込み対象メモリセルが書き込まれたか否かを検証するベリファイ手段と、を備えてなる不揮発性半導体記憶装置であって、同一の前記ワード線に接続する２以上の書き込み対象メモリセルに同時に書き込む場合において、前記書き込み手段が、前記２以上の書き込み対象メモリセルに接続する前記ワード線に、書き込み後の書き込み状態を含む２以上の書き込み状態に対応する２以上の前記書き込みゲート電圧を電圧値の低い順に順次印加し、前記書き込みゲート電圧の各印加と同時に、前記書き込み対象メモリセルに接続する前記ビット線の少なくとも１つに、所定の書き込みドレイン電圧を印加する書き込み工程を実行した後に、前記ベリファイ手段が、前記２以上の書き込み対象メモリセルが夫々書き込まれたか否かを検証するベリファイ工程を実行することを第２の特徴とする。

上記第２の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、書き込み手段が、上記第１〜第４の特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法における書き込み工程を実行し、ベリファイ手段が書き込み工程の実行後にベリファイ工程を実行するので、上記第５〜第１０の特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法の作用効果を奏することができ、書き込み時間の大幅な短縮が図れる。

同不揮発性半導体記憶装置は、更に、上記第１または第２の特徴に加えて、前記ベリファイ手段が、同時に前記ベリファイ工程を実行するベリファイ対象メモリセル毎に、前記メモリセルが取り得る前記書き込み状態の数に応じた複数のセンスアンプを備えてなり、前記複数のセンスアンプの夫々に異なる固有の電圧値の参照電圧が用いられることを第３の特徴とする。

同不揮発性半導体記憶装置は、更に、上記第１または第２の特徴に加えて、前記ベリファイ手段が、同時に前記ベリファイ工程を実行するベリファイ対象メモリセル毎に１つのセンスアンプを備えてなり、前記センスアンプに前記メモリセルが取り得る前記書き込み状態の数に応じた複数の夫々異なる電圧値の参照電圧がスイッチ回路を介して選択的に用いられることを第４の特徴とする。

上記第３または第４の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、目的とする記憶状態に対応する閾値電圧範囲の下限値をセンスアンプの参照電圧とすることで、書き込み対象メモリセルの閾値電圧が書き込みゲート電圧と書き込みドレイン電圧の印加により高くなって、当該閾値電圧範囲に入ったことを判定でき、ベリファイ手段が、書き込み対象メモリセルが書き込まれたか否かを検証することができる。

本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及びその書き込み方法（以下、適宜「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。

〈第１実施形態〉
図１は、本発明装置１０の一実施の形態の機能的な概略構成を示すブロック構成図である。尚、図１では、複数のアドレス入力信号（図中ＡＤＤ）、複数のデータ入力信号（図中ＤＩ）、複数の制御信号（図中ＣＴＲＬ）等の入力回路、複数のデータ出力信号（図中ＤＯ）等の出力回路、及び、アドレス入力信号のデコーダ回路等の周辺回路の詳細は、公知のフラッシュメモリ等の不揮発性半導体記憶装置と同様であるため、その記載を省略してある。図１は、専ら、本発明装置１０のメインメモリアレイ１１（以下、単にメモリアレイ１１と称す。）の書き込み動作に関係する回路部分を中心に記載してある。

図１に示すように、本発明装置１０は、メモリアレイ１１、リファレンスメモリアレイ１２、メモリアレイ１１とリファレンスメモリアレイ１２のワード線にワード線電圧を供給するワード線電圧供給回路１３、メモリアレイ１１とリファレンスメモリアレイ１２のビット線にビット線電圧を供給するビット線電圧供給回路１４、メモリアレイ１１の選択されたビット線から読み出された読み出し電圧と、リファレンスメモリアレイ１２の選択されたビット線から読み出された参照電圧と、を比較してメモリアレイ１１の選択された複数のメモリセルの書き込み状態を検証する複数のセンスアンプで構成されるセンスアンプ・アレイ１５、書き込み工程中に、ワード線電圧として供給される書き込みゲート電圧とビット線電圧として供給される書き込みドレイン電圧を発生する書き込み電圧発生回路１６、ベリファイ工程中に、ワード線電圧として供給されるベリファイゲート電圧とビット線電圧として供給されるベリファイドレイン電圧を発生する読み出し電圧発生回路１７、及び、上記各回路１３〜１７の動作を制御する制御回路１８を備えて構成される。

メモリアレイ１１は、図２に示すように、メモリセル１００を行方向及び列方向に夫々複数配列し、同一行のメモリセル１００の制御ゲートを複数個相互に接続して共通のワード線ＷＬ０〜ＷＬｎとし、同一列のメモリセル１００のドレインを複数個相互に接続して共通のビット線ＢＬ０〜ＢＬｍとし、各メモリセル１００のソースは相互に接続して共通ソース線ＳＬとして構成される。ユーザのデータはメモリアレイ１１に記憶される。メモリセル１００は、図１２に示すように、従来のＥＴＯＸ型フラッシュメモリ等のフローティングゲート型のフラッシュメモリセルと同様のトランジスタ構造であり、チャネル領域４１と制御ゲート４２間に絶縁膜４３，４４を介して電荷蓄積領域として機能する浮遊ゲート（フローティングゲート）４０の形成されたトランジスタで構成され、浮遊ゲート４０の電荷量に応じて決定されるトランジスタの閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得る。

リファレンスメモリアレイ１２も、メモリアレイ１１と同様に、図２に示すようなアレイ状にフラッシュメモリセル１００を配列して構成される。書き込み動作のベリファイ及び通常のアレイ読み出し動作において、センスアンプに対して参照電圧を供給する。メモリアレイ１１と共通のワード線を使用することで、読み出しマージンの劣化を防いでいる。ここで、リファレンスメモリアレイ１２の各列のメモリセル１００には、アレイ読み出し用、書き込みベリファイ用、消去ベリファイ用に特化して、予め所定の閾値電圧に設定（プログラム）されている。

ワード線電圧供給回路１３は、制御回路１８の制御によって、書き込み工程では、書き込み電圧発生回路１６が発生する書き込みゲート電圧を、後述する書き込み手順に従って選択し、アドレス入力信号で選択されたワード線に供給し、ベリファイ工程では、読み出し電圧発生回路１７が発生するベリファイゲート電圧を同じ選択ワード線に供給する。ビット線電圧供給回路１４は、制御回路１８の制御によって、書き込み工程では、書き込み電圧発生回路１６が発生する書き込みドレイン電圧を、アドレス入力信号で選択されたビット線に所定のパルス幅の電圧パルスとして供給し、ベリファイ工程では、読み出し電圧発生回路１７が発生するベリファイドレイン電圧を同じ選択ビット線に供給する。

ベリファイ工程で、読み出し電圧発生回路１７が発生するベリファイゲート電圧とベリファイドレイン電圧が、夫々ワード線電圧供給回路１３とビット線電圧供給回路１４によって、メモリアレイ１１とリファレンスメモリアレイ１２の選択されたメモリセルに印加され、メモリアレイ１１の読み出し電圧とリファレンスメモリアレイ１２の読み出し電圧（参照電圧）がセンスアンプ・アレイ１５の各センスアンプに夫々接続され、各センスアンプの出力が、制御回路１８に出力され、制御回路１８で、ベリファイの判定（書き込みがなされたか否かの判定）が行われる、判定結果は、本発明方法の書き込みシーケンスの制御に用いられる。尚、詳細については後述する。一方、通常の読み出し時には、各センスアンプの出力は、出力バッファ回路（図１では、制御回路１８に含まれている。）に接続され、データ出力として外部の出力端子に出力する。

制御回路１８は、外部からの書き込み信号（制御信号入力、または、データ入力信号によるコマンド入力による書き込み指示）を受け、本発明方法の書き込みシーケンスの制御（書き込み工程とベリファイ工程の切替え）と、ワード線電圧及びビット線電圧の設定及び印加時間の調整等を行う。また、書き込むデータ、または、ベリファイ結果を基に、書き込みパルス（ビット線電圧）を印加するメモリセルの選択も行う。

本発明方法は、メモリセル、或いは、メモリセルアレイへの多値データの書き込み方法に関するものであり、図１中の制御回路１８で制御される。以下、説明の簡単のため、多値レベルが４値の場合を想定して、書き込み時間の短縮化を実現する本発明方法につき、図３に示すフローチャートを用いて説明する。

図４に示すように、メモリセルの記憶状態を、閾値電圧範囲の低い状態から順に４値（２ビット）の記憶状態“１１”（例えば１．０Ｖ以上３．０Ｖ以下の閾値電圧範囲）、“１０”（例えば３．７Ｖ以上４．２Ｖ以下の閾値電圧範囲）、“０１”（例えば４．７Ｖ以上５．２Ｖ以下の閾値電圧範囲）、”００”（例えば５．７Ｖ以上６．２Ｖ以下の閾値電圧範囲）と対応付けるものとする。また、図５に各メモリセルの制御ゲートとドレインに印加するワード線電圧とビット線電圧の電圧パルス波形を示す。図５中、太実線がワード線電圧、破線がビット線電圧を現している。尚、各メモリセルのソース（共通ソース線）は、書き込み及びベリファイ工程中は何れも接地されている。

以下、図３及び図５を参照して本発明方法によるメモリセル及びメモリセルアレイへの書き込みシーケンスを説明する。先ず、１つのメモリセルに着目して本発明方法の一実施例を示す。メモリセルの閾値電圧が、記憶状態“００”に対応する閾値電圧範囲になるよう書き込みを行う場合を考える。ここで、メモリセルの初期状態の閾値電圧は、“１１”、“１０”、“０１”、“００”の何れの記憶状態に対応するものでも構わないが、ここでは、記憶状態“１１”に対応する閾値電圧であるとする。各電圧の初期状態として、例えば、ワード線電圧０Ｖ、ビット線電圧０Ｖ、ソース電圧０Ｖ（ソース電圧は書き込み期間中０Ｖに固定）であるとする（ＳＴ２０）。書き込みデータ（目的とする記憶状態に対応）の読み込み（本実施例では“００”）、及び、書き込み対象メモリセルの現在（書き込み前）の記憶状態の読み出し（本実施例では“１１”）は、前処理段階（ＳＴ２０）で実行される。

この初期状態からワード線に電圧Ｖｇ１０[ｎ]（例えば６Ｖ。図５のｔ_０−Ｖｇｐの期間）にし、ビット線に振幅Ｖｄｐ１０[ｎ]（例えば５Ｖ）としパルス幅Ｗｐ１０[ｎ]（例えば１μｓｅｃ。図５のＷｐ１０の期間）の書き込み電圧パルスを印加する（ＳＴ２１）。ここで、ｎは０または自然数で、後述する一連の再書き込みサイクルの回数を表す。ここでは初期状態からの書き込みを説明するため、ｎ＝０とする。この書き込みパルスの印加後、メモリセルの閾値電圧は３．０Ｖ以下から３．７Ｖ付近へ上昇する。尚、再書き込み回数を示すｎは、図２に示すメモリアレイ１１のワード線ＷＬの本数ｎとは無関係である。

次に、ワード線電圧をＶｇ０１[０]（例えば７Ｖ）に切替え（図５のｔ_Ｖｇｐ−Ｖｇｐの期間）、ビット線に振幅Ｖｄｐ０１[０]（例えば５Ｖ）でパルス幅Ｗｐ０１[０]（例えば１μｓｅｃ。図５のＷｐ０１の期間）の書き込みパルスを印加する（ＳＴ２２）。この書き込みパルスにより、メモリセルの閾値電圧は４．７Ｖ付近に上昇する。更に、ワード線電圧をＶｇ００[０] （例えば８Ｖ）に切替え（図５のｔ_Ｖｇｐ−Ｖｇｐ期間）、ビット線に振幅Ｖｄｐ００[０]（例えば５Ｖ）でパルス幅Ｗｐ００[ｎ]（例えば１μｓｅｃ、図５のＷｐ００の期間）の書き込みパルスの印加を行う（ＳＴ２３）。このとき、書き込み対象のメモリセルの閾値電圧は約５．７Ｖに達する。ここで、各記憶状態への書き込み時のワード線電圧は従来の書き込みシーケンスと同じく、Ｖｇ１０[ｎ]＜Ｖｇ０１[ｎ]＜Ｖｇ００[ｎ]の関係を有するが、本発明方法では従来と異なり、書き込みパルスの印加毎にベリファイ動作を行わない。以上、ステップＳＴ２１〜ＳＴ２３が本発明方法の書き込み工程で、特に、ステップＳＴ２１、ＳＴ２２を第１書き込み工程、ステップＳＴ２３を第２書き込み工程と称する。

次に、ステップＳＴ２１〜ＳＴ２３の書き込み工程を一通り終了後に、ベリファイ工程（ＳＴ２４、ＳＴ２５）を実行する。先ず、ベリファイ用にワード線電圧をＶｇｖ（例えば５．５Ｖ）に、ビット線電圧をＶｄｖ（例えば１Ｖ）に切替え、メモリセルへの書き込み状態“００”のベリファイ（読み出し）を行う（ＳＴ２４）。

このベリファイ（ＳＴ２４）は、例えば、図６に示すような複数のセンスアンプ２０を備えた読出し回路２１（図１のセンスアンプ・アレイ１５の一部に相当）で実行される。図６の例では、メモリアレイ１１内の書き込み対象メモリセル１００ａに接続されたビット線が、複数のセンスアンプ２０に接続されており、同時に３つの書き込み状態“００”、“０１”、“１０”のベリファイが行える。この読出し回路２１では、ビット線は複数のセンスアンプ２０に一方の入力に接続され、センスアンプ２０は、他方の入力に接続されるベリファイ用リファレンスセル１０１ａ〜１０１ｃの出力電圧（参照電圧）と比較したベリファイ結果を出力する。ここで、ベリファイ用リファレンスセル１０１ａが書き込み状態“１０”用で、参照電圧３．７Ｖを出力し、ベリファイ用リファレンスセル１０１ｂが書き込み状態“０１”用で、参照電圧４．７Ｖを出力し、ベリファイ用リファレンスセル１０１ｃが書き込み状態“００”用で、参照電圧５．７Ｖを出力する。全てのセンスアンプ２０に入力される参照電圧が同じならば、ある１つのデータのみを判定するベリファイになり、各センスアンプ２０に入力される参照電圧が各々異なる電圧であれば複数の異なるデータを判定するベリファイを同時に行える。尚、図中、回路ブロック２２は、書き込み対象メモリセル１００ａ及びベリファイ用リファレンスセル１０１ａ〜１０１ｃに夫々接続するビット線を選択するためのビット線選択回路で、ＮＭＯＳの転送ゲート等で構成されている。

また、上記ベリファイ（ＳＴ２４）は、図６に示す読出し回路２１に代えて、例えば、図７に示すような書き込み対象メモリセル１００ａ毎に１つのセンスアンプ２０を備えた読出し回路２３（図１のセンスアンプ・アレイ１５の一部に相当）を用いてもよい。図７の例では、メモリアレイ１１内の書き込み対象メモリセル１００ａに接続された各ビット線が、１つのセンスアンプ２０の一方の入力に接続されており、他方の入力に接続されるベリファイ用リファレンスセル１０１ａ〜１０１ｃの出力電圧（参照電圧）をスイッチ回路２４で順次切り替えて比較することで、同一ワード線上の複数の書き込み対象メモリセル１００ａに書き込まれた異なる記憶状態のベリファイが同時に行える。

読出し回路２１または２３のベリファイ結果は、制御回路１８に出力され、ベリファイ結果がパス（本実施例では、書き込み対象メモリセル１００ａの閾値電圧が５．７Ｖ以上）であれば、制御回路１８の制御により、ワード線電圧及びビット線電圧を初期状態へ戻し、書き込みシーケンスを終了させる（ＳＴ２５、図５のｔ_Ｖｇｖ−０の期間）。

ステップＳＴ２５で、ベリファイ結果がフェイル（本実施例では、書き込み対象メモリセル１００ａの閾値電圧が５．７Ｖ未満）であれば、制御回路１８の制御により、ステップＳＴ２１に戻り、書き込みシーケンスのステップＳＴ２１〜ＳＴ２４が繰り返される。尚、図３に示す実施例では、２回目以降に印加されるワード線電圧Ｖｇ１０[ｎ]、Ｖｇ０１[ｎ]、Ｖｇ００[ｎ]（ｎ＝１，２，３・・・・）は、夫々、１回目のワード線電圧Ｖｇ１０[０]、Ｖｇ０１[０]、Ｖｇ００[０]と同じである。

次に、書き込み対象メモリセルを、記憶状態“０１”となるように書き込む場合を考える。初期（書き込み前）の記憶状態は“１１”または “１０”を想定する。つまり、初期の記憶状態“００”から“０１”への書き込みは禁止とし、初期の記憶状態“０１” から“０１”への書き込みは、過剰書き込みを防止するために実質的には実行しない。本実施例では、初期の記憶状態が“１０”の場合について説明する。

上述の記憶状態“００”に書き込む場合と同様に、先ず、ワード線電圧をＶｇ１０[０] （例えば６Ｖ）とし、ビット線に振幅Ｖｄｐ１０[０]（例えば５Ｖ）でパルス幅Ｗｐ１０[０]（例えば１μｓｅｃ）の書き込みパルスを印加し（ＳＴ２１）、次にワード線電圧をＶｇ０１[０] （例えば７Ｖ）に切替え、ビット線に振幅Ｖｄｐ０１[０]（例えば５Ｖ）でパルス幅Ｗｐ０１[０]（例えば１μｓｅｃ）の書き込みパルスの印加を行う（ＳＴ２２）。次に、記憶状態“００”に書き込む同じワード線に接続する他の書き込み対象メモリセルのために、ワード線電圧をＶｇ００[０] （例えば８Ｖ）に設定するが、この記憶状態“０１”に書き込むべきメモリセルに接続するビット線へは振幅Ｖｄｐ００[０]（例えば５Ｖ）の書き込みパルスは印加しない（ＳＴ２３）。記憶状態“０１”に書き込むべきメモリセルについては、ステップＳＴ２１が第１書き込み工程、ステップＳＴ２２が第２書き込み工程となり、ステップＳＴ２３は実質的には書き込み工程とはならない。

次に、ステップＳＴ２１〜ＳＴ２３の書き込み工程を一通り終了後に、ベリファイ工程（ＳＴ２４、ＳＴ２５）を実行する。先ず、ベリファイ用にワード線電圧をＶｇｖ（例えば５．５Ｖ）に、ビット線電圧をＶｄｖ（例えば１Ｖ）に切替え、メモリセルへの書き込み状態“０１”のベリファイを行う（ＳＴ２４）。先に説明した記憶状態“００”のベリファイと同様に、図６に示す読出し回路２１を用いる場合は、複数のセンスアンプ２０の１つが、記憶状態“０１”のベリファイを実行する。図７に示す読出し回路２３を用いる場合は、記憶状態“０１”のベリファイ用の参照電圧をスイッチ回路２４で切り替えて実行する。

読出し回路２１または２３のベリファイ結果は、制御回路１８に出力され、ベリファイ結果がパス（本実施例では、書き込み対象メモリセル１００ａの閾値電圧が４．７Ｖ以上）であれば、制御回路１８の制御により、ワード線電圧及びビット線電圧を初期状態へ戻し、書き込みシーケンスを終了させる（ＳＴ２５、図５のｔ_Ｖｇｖ−０の期間）。

次に、書き込み対象メモリセルを、記憶状態“１０”となるように書き込む場合を考える。初期（書き込み前）の記憶状態は“１１”を想定する。つまり、初期の記憶状態“００”または“０１”から“１０”への書き込みは禁止とし、初期の記憶状態“１０” から“１０”への書き込みは、過剰書き込みを防止するために実質的には実行しない。本実施例では、初期の記憶状態が“１１”の場合について説明する。

上述の記憶状態“００”または“０１”に書き込む場合と同様に、先ず、ワード線電圧をＶｇ１０[０] （例えば６Ｖ）とし、ビット線に振幅Ｖｄｐ１０[０]（例えば５Ｖ）でパルス幅Ｗｐ１０[０]（例えば１μｓｅｃ）の書き込みパルスを印加する（ＳＴ２１）。次に、記憶状態“０１”に書き込む同じワード線に接続する他の書き込み対象メモリセルのために、ワード線電圧をＶｇ０１[０] （例えば７Ｖ）に設定するが、この記憶状態“１０”に書き込むべきメモリセルに接続するビット線へは振幅Ｖｄｐ０１[０]（例えば５Ｖ）の書き込みパルスは印加しない（ＳＴ２２）。次に、記憶状態“００”に書き込む同じワード線に接続する他の書き込み対象メモリセルのために、ワード線電圧をＶｇ００[０] （例えば８Ｖ）に設定するが、この記憶状態“１０”に書き込むべきメモリセルに接続するビット線へは振幅Ｖｄｐ００[０]（例えば５Ｖ）の書き込みパルスは印加しない（ＳＴ２３）。記憶状態“１０”に書き込むべきメモリセルについては、ステップＳＴ２１が第２書き込み工程となり、ステップＳＴ２２、ＳＴ２３は実質的には書き込み工程とはならない。

次に、ステップＳＴ２１〜ＳＴ２３の書き込み工程を一通り終了後に、ベリファイ工程（ＳＴ２４、ＳＴ２５）を実行する。先ず、ベリファイ用にワード線電圧をＶｇｖ（例えば５．５Ｖ）に、ビット線電圧をＶｄｖ（例えば１Ｖ）に切替え、メモリセルへの書き込み状態“１０”のベリファイを行う（ＳＴ２４）。先に説明した記憶状態“００”または“０１”のベリファイと同様に、図６に示す読出し回路２１を用いる場合は、複数のセンスアンプ２０の１つが、記憶状態“１０”のベリファイを実行する。図７に示す読出し回路２３を用いる場合は、記憶状態“１０”のベリファイ用の参照電圧をスイッチ回路２４で切り替えて実行する。

読出し回路２１または２３のベリファイ結果は、制御回路１８に出力され、ベリファイ結果がパス（本実施例では、書き込み対象メモリセル１００ａの閾値電圧が３．７Ｖ以上）であれば、制御回路１８の制御により、ワード線電圧及びビット線電圧を初期状態へ戻し、書き込みシーケンスを終了させる（ＳＴ２５、図５のｔ_Ｖｇｖ−０の期間）。

〈第２実施形態〉
次に、書き込み対象メモリセルが同一ワード線上に複数有り、目的の記憶状態（閾値電圧）が異なる場合について、第１実施形態の説明の中で若干言及したが、図３を用いて詳細に説明する。以下の説明では、記憶状態“１０”に書き込むメモリセルの集合をＡ０、記憶状態“０１”に書き込むメモリセルの集合をＢ０、記憶状態“００”に書き込むメモリセルの集合をＣ０とする。尚、第２実施形態に係る本発明方法は、第１実施形態と同様に図１及び図２に示す本発明装置１０で実行される。

まず初期状態（ＳＴ２０）から、ワード線電圧をＶｇ１０[０]に充電し、Ａ０，Ｂ０，Ｃ０に含まれる全てのメモリセルに、ビット線電圧Ｖｄｐ１０[０]をパルス幅Ｗｐ１０[０]で印加し、全ての書き込み対象メモリセルの閾値電圧を３．７Ｖ付近まで上昇させる（ＳＴ２１）。次に、ワード線にワード線電圧Ｖｇ０１[０]を印加し、Ｂ０，Ｃ０に含まれる全てのメモリセルにのみ、ビット線電圧Ｖｄｐ０１[０]をパルス幅Ｗｐ０１[０]で印加し、Ｂ０，Ｃ０に含まれる全てのメモリセルの閾値電圧を４．７Ｖ付近まで上昇させる（ＳＴ２２）。更に、引き続き、ワード線電圧をＶｇ００[０]とし、Ｃ０に含まれる全てのメモリセルにビット線電圧Ｖｄｐ００[０]をパルス幅Ｗｐ００[０]で印加し、Ｃ０に含まれる全てのメモリセルの閾値電圧を５．７Ｖ付近に上昇させる（ＳＴ２３）。ここで、ステップＳＴ２１〜ＳＴ２３が書き込み工程である。

次に、１回目のステップＳＴ２１〜ＳＴ２３の書き込み工程を一通り終了後に、ベリファイ用のワード線電圧Ｖｇｖに切り替え、ベリファイ用のビット線電圧Ｖｄｖに設定してベリファイを行った後、ワード線電圧とビット線電圧を初期状態に戻す。Ａ０，Ｂ０，Ｃ０に含まれる全てのメモリセルの閾値電圧が目的の値まで達していた場合（ベリファイパス）（ＳＴ２５でＹＥＳの場合）、書き込み終了となる。ここで、ステップＳＴ２４のベリファイ処理は全ての書き込み対象メモリセルについて同時または複数回に分けて実行されるが、メモリセル単位のベリファイは、第１実施形態と同様に、例えば、図６に示す読出し回路２１、または、図７に示す読出し回路２３を用いて行う。全ての書き込み対象メモリセルについて同時にベリファイ処理する場合は、メモリセル毎に、１つの読出し回路２２または２３が割り当てられる。メモリセル毎のベリファイ処理は、第１実施形態の場合と同じであり、重複する説明は割愛する。

次に、ベリファイの結果、例えば、Ａ０に含まれる１または複数のメモリセルＡ１が、Ｂ０に含まれる１または複数のメモリセルＢ１が、Ｃ０に含まれる１または複数のメモリセルＣ１が、夫々目的の閾値電圧に達していないと判断された場合（ＳＴ２５がＮＯの場合）について説明する。初期状態から、メモリセルＡ１，Ｂ１，Ｃ１に接続するワード線をワード線電圧Ｖｇ１０[１]に充電し、メモリセルＡ１，Ｂ１，Ｃ１に接続するビット線にのみビット線電圧Ｖｄｐ１０[１]をパルス幅Ｗｐ１０[１]で印加し、メモリセルＡ１の閾値電圧を３．７Ｖ付近まで上昇させる（ＳＴ２１）（但し、メモリセルＢ１とＣ１の閾値電圧は殆ど変化せず、夫々４．７Ｖ及び５．７Ｖ未満のままである）。

次に、ワード線にワード線電圧Ｖｇ０１[１]を印加し、メモリセルＢ１，Ｃ１に接続するビット線にのみビット線電圧Ｖｄｐ０１[１]をパルス幅Ｗｐ０１[１]で印加し、メモリセルＢ１の閾値電圧を４．７Ｖ付近まで上昇させる（ＳＴ２２）（但し、メモリセルＣ１の閾値電圧は殆ど変化せず、５．７Ｖ未満のままである）。更に引き続き、ワード線にワード線電圧Ｖｇ００[１]を印加し、メモリセルＣ１に接続するビット線にのみビット線電圧Ｖｄｐ００[１]をパルス幅Ｗｐ００[１]で印加し、メモリセルＣ１の閾値電圧を５．７Ｖ付近に上昇させる（ＳＴ２３）。

次に、１回目のステップＳＴ２１〜ＳＴ２３の書き込み工程を一通り終了後に、ベリファイ用のワード線電圧Ｖｇｖに切り替え、ベリファイ用のビット線電圧Ｖｄｖに設定して１回目と同様にベリファイを行った後、ワード線電圧とビット線電圧を初期状態に戻す。メモリセルＡ１，Ｂ１，Ｃ１に含まれる全てのメモリセルの閾値電圧が目的の値まで達していた場合（ベリファイパス。ＳＴ２５でＹＥＳの場合）、書き込み終了となる。尚、Ａ０，Ｂ０，Ｃ０の内のメモリセルＡ１，Ｂ１，Ｃ１以外のメモリセルは、初回のベリファイでパスしているので、２回目のベリファイ結果は当然にパスしているものとして省略する。ベリファイがパスしない場合（ベリファイフェイル。ＳＴ２５でＮＯの場合）、ステップＳＴ２１に戻り、ステップＳＴ２１〜ＳＴ２４を繰り返し、ステップＳＴ２５で、全ての書き込み対象セルがＹＥＳとなるまで、ベリファイフェイルとなった目的の閾値電圧に達していない書き込み対象メモリセルに書き込みパルスの印加を繰り返す。

〈第３実施形態〉
次に、書き込み対象メモリセルが同一ワード線上に複数有り、目的の記憶状態（閾値電圧）が異なる場合の別実施形態について、図８のフローチャートを用いて説明する。ここで、第２実施形態と同様に、記憶状態“１０”に書き込むメモリセルの集合をＡ０、記憶状態“０１”に書き込むメモリセルの集合をＢ０、記憶状態“００”に書き込むメモリセルの集合をＣ０とする。図８に示す書き込みシーケンスにおける、ステップＳＴ３０〜ＳＴ３５のフローは、第２実施形態におけるステップＳＴ２０〜ＳＴ２５（図３参照）と同様であるので説明を省略する。

１回目のステップＳＴ３５で、ベリファイがパスしない書き込み対象メモリセルの集合Ａ１，Ｂ１，Ｃ１に対して、ワード線電圧Ｖｇ１０[１](＝Ｖｇ１０[０]＋ΔＶｇ１０[１])（ΔＶｇ１０[１]は０Ｖより大きい電圧）を再設定し(ＳＴ３６)、ワード線にワード線電圧Ｖｇ１０[１]を印加し、メモリセルＡ１，Ｂ１，Ｃ１に接続するビット線にＶｄｐ[１]の書き込みパルスをＷｐ１０[１] （＝ Ｗｐ１０[０]）のパルス幅で印加し(ＳＴ３１)、次に、ワード線電圧Ｖｇ０１[１](＝Ｖｇ０１[０]＋ΔＶｇ０１[１])（ΔＶｇ０１[１]は０Ｖより大きい電圧）(ＳＴ３６)を再設定し、ワード線にワード線電圧Ｖｇ０１[１] を印加し、メモリセルＢ１，Ｃ１に接続するビット線にＷｐ０１[１] （＝ Ｗｐ０１[０]）のパルス幅でＶｄｐ０１[１]の電圧を印加し(ＳＴ３２)、更に引き続き、ワード線電圧Ｖｇ００[１](＝Ｖｇ００[０]＋ΔＶｇ００[１])（ΔＶｇ００[１]は０Ｖより大きい電圧）(ＳＴ３６)を再設定し、ワード線にワード線電圧Ｖｇ００[１] を印加し、メモリセルＣ１に接続するビット線にＷｐ００[１] （＝ Ｗｐ００[０]）のパルス幅でＶｄｐ００[１]の電圧を印加する(ＳＴ３３)。

次に、ワード線にベリファイ用のワード線電圧Ｖｇｖ、各メモリセルＡ１，Ｂ１，Ｃ１に接続されるビット線にベリファイ用のビット線電圧Ｖｄｖを印加し、１回目と同様のベリファイを行い（ＳＴ３４）、Ａ０，Ｂ０，Ｃ０に含まれる前回のベリファイでベリファイフェイルしたメモリセルの閾値電圧が目的値に達したか否かの判定を行い（ＳＴ３５）、全てのメモリセルの閾値電圧が目的値に達するまで、再書き込みが必要なメモリセルに対し、ステップＳＴ３６、ＳＴ３１〜ＳＴ３５を繰り返す。ここで、再度繰り返されるＳＴ３１〜ＳＴ３３では、２回目と同様に、夫々、ワード線電圧Ｖｇ１０[ｎ]，Ｖｇ０１[ｎ]，Ｖｇ００[ｎ]を順次印加し、ビット線に振幅Ｖｄｐ１０[ｎ]，Ｖｄｐ０１[ｎ]，Ｖｄｐ００[ｎ]をパルス幅Ｗｐ１０[ｎ]，Ｗｐ０１[ｎ]，Ｗｐ００[ｎ]で順次印加し、ステップＳＴ３４で、ベリファイフェイルのメモリセルのベリファイ処理を実行する。また、２回目以降においても、ステップＳＴ３６で、ワード線電圧Ｖｇ１０[ｎ]，Ｖｇ０１[ｎ]，Ｖｇ００[ｎ]を段階的に順次増加させ、書き込み困難なメモリセルに対する書き込みが促進する処理を施す。

〈第４実施形態〉
次に、書き込み対象メモリセルが同一ワード線上に複数有り、目的の記憶状態（閾値電圧）が異なる場合の更に別の実施形態について、図９のフローチャートを用いて説明する。ここで、図９に示す書き込みシーケンスにおける、ステップＳＴ４０〜ＳＴ４５のフローは、第３実施形態におけるステップＳＴ３０〜ＳＴ３５（図８参照）と同様であるので説明を省略する。

第３実施形態のステップＳＴ３６（図８参照）では、ベリファイがパスするまで、ステップ３６において、ワード線電圧の設定のみを変化させたが、第４実施形態では、それに加えて、ステップＳＴ４６で、書き込みパルス幅の設定をベリファイがフェイルする毎に増加させていく。即ち、ｊ回目の再書き込み時において、Ｗｐ１０[ｊ]＝Ｗｐ１０[ｊ−１]＋ΔＷｐ１０[ｊ]、Ｗｐ０１[ｊ]＝Ｗｐ０１[ｊ−１]＋ΔＷｐ０１[ｊ]、Ｗｐ００[ｊ]＝Ｗｐ００[ｊ−１]＋ΔＷｐ００[ｊ]（但し、ΔＷｐ１０[ｊ]、ΔＷｐ０１[ｊ]、ΔＷｐ００[ｊ]は０以上の値）のように段階的にパルス幅を増加させ再書き込みを行う。このように、再書き込みが必要なメモリセルに対して、ワード線電圧Ｖｇ１０[ｎ]，Ｖｇ０１[ｎ]，Ｖｇ００[ｎ]と、各々対応するパルス幅Ｗｐ１０[ｎ]，Ｗｐ０１[ｎ]，Ｗｐ００[ｎ]と共に、順次変化させながら書き込みパルスの印加を行った後にベリファイを行い、全てのメモリセルの閾値電圧が目的値に達するまで、再書き込みが必要なメモリセルに対し、ステップＳＴ４６、ＳＴ４１〜ＳＴ４５を繰り返す。

〈第５実施形態〉
ベリファイ時に所定の閾値電圧に達していないと判定されたメモリセルに対する再書き込み時に、第１及び第２実施形態では、前回と同じ振幅のワード線電圧と同じパルス幅のビット線電圧（書き込みパルス）を用い、第３実施形態では、ワード線電圧の振幅のみ再書き込み回数に応じて段階的に増加させ、第４実施形態では、ワード線電圧の振幅とビット線電圧のパルス幅の両方を再書き込み回数に応じて段階的に増加させた。これに対し、第５実施形態では、前回と同じ振幅のワード線電圧を用いながら、ビット線電圧のパルス幅のみ再書き込み回数に応じて段階的に増加させ、再書き込みを行うようにしても構わない。

従来技術の説明で、非特許文献３を参照して、メモリセルの閾値電圧を高くするには、メモリセルの制御ゲート（メモリアレイではワード線）に印加する電圧を高くすることを説明したが、パルス幅を長くすることによっても同様の効果が得られる。即ち、第１及び第２実施形態のように前回と同じ振幅のワード線電圧と同じパルス幅のビット線電圧（書き込みパルス）を用いて再書き込みを行う場合、メモリセルの閾値電圧の変化は小さくなるため、所定の閾値電圧に達するまでに再書き込みの回数が増える可能性が高くなるが、閾値電圧の制御性は向上する。従って、１つのメモリセルに４値以上の記憶状態を持たせる場合等、各記憶状態に対応する閾値電圧の分布を狭くする必要がある場合に有効である。逆に、閾値電圧の制御性よりも書き込み時間の短縮を優先する場合、ワード線電圧の振幅及びパルス幅を増加させた再書き込みを行えば、再書き込みによる閾値電圧の変化量が増大し、目的の閾値電圧に達するまでの再書き込みの回数を減少させることが可能となる。

即ち、第１実施形態から第５実施形態で説明した書き込み方法は、従来よりも書き込み時間の短縮を図りつつ、更に、第１実施形態から第５実施形態の範囲で閾値電圧分布の制御性と書き込み時間の短縮効果とのトレードオフを考慮して選択し得る。

〈第６実施形態〉
上記第２実施形態〜第５実施形態では、書き込み対象メモリセルが同一ワード線上に複数有り、目的の記憶状態（閾値電圧）が異なる場合について、説明したが、書き込み対象メモリセルが同一ワード線上に複数有り、目的の記憶状態（閾値電圧）が１つか、或いは、全ての書き込み状態を含まない場合はあり得る。例えば、記憶状態“１０”に書き込むメモリセルの集合をＡ０、記憶状態“０１”に書き込むメモリセルの集合をＢ０、記憶状態“００”に書き込むメモリセルの集合をＣ０とした場合に、書き込み対象メモリセルが、Ａ０，Ｂ０，Ｃ０の内のＡ０、Ｂ０またはＡ０とＢ０には含まれない場合があり得る。かかる場合に、更に書き込み時間を短縮可能な書き込みシーケンスについて、図１０のフローチャートを用いて説明する。図１０中、ステップＳＴ５０，ＳＴ５２，ＳＴ５４，Ｓｔ５６，ＳＴ５７，ＳＴ５８，ＳＴ５９は、夫々、第４実施形態のステップＳＴ４０，ＳＴ４１，ＳＴ４２，ＳＴ４３，ＳＴ４４，ＳＴ４５，ＳＴ４６（図９参照）に相当し、各処理内容は基本的に同じである。

第６実施形態では、前処理（ＳＴ５０）の後に、先ず、記憶状態“１０”に書き込むメモリセルＡ０に含まれるメモリセルが実質的に存在しているか否かをまず判定する(ＳＴ５１)。これは、例えば、記憶状態“０１”、“００”への書き込みが終了するより前の書き込みで記憶状態“１０”への書き込みが終了する等して、書き込み対象メモリセルの中に、記憶状態“１０”に書き込むメモリセルＡ０に含まれるメモリセルが実質的に存在していない場合に、記憶状態“１０”への書き込みを省略することで、ステップＳＴ５２を省略して書き込み時間の短縮を図るためである。ここで、メモリセルＡ０に含まれるメモリセルが実質的に存在していない場合として、形式的には、Ａ０に含まれるが、書き込み前の初期状態が“１０”の場合などが該当する。ステップＳＴ５１で、メモリセルＡ０に含まれるメモリセルが実質的に存在していない場合は、記憶状態“１０”への書き込みを行わずに、次のステップＳＴ５３に進み、メモリセルＡ０に含まれるメモリセルが実質的に存在している場合は、ステップＳＴ５２の書き込みを行ってからステップＳＴ５３に進む。更に、ステップＳＴ５３で、記憶状態“０１”に書き込むメモリセルＢ０に含まれるメモリセルが実質的に存在しているか否かを判定後、メモリセルＢ０に含まれるメモリセルが実質的に存在していない場合は、記憶状態“０１”への書き込みを行わずに、次のステップＳＴ５５に進み、メモリセルＢ０に含まれるメモリセルが実質的に存在している場合は、ステップＳＴ５４の書き込みを行ってからステップＳＴ５５に進む。更に、ステップＳＴ５５で、記憶状態“００”に書き込むメモリセルＣ０に含まれるメモリセルが実質的に存在しているか否かを判定後、メモリセルＣ０に含まれるメモリセルが実質的に存在していない場合は、記憶状態“００”への書き込みを行わずに、次のステップＳＴ５７のベリファイ処理に進み、メモリセルＣ０に含まれるメモリセルが実質的に存在している場合は、ステップＳＴ５６の書き込みを行ってからステップＳＴ５７に進む。

ステップＳＴ５７、ＳＴ５８のベリファイ工程、及び、ステップＳＴ５９のワード線電圧及びパルス幅の再設定処理は、第４実施形態と同じであるので、説明は割愛する。

このように、ステップＳＴ５１、ＳＴ５３，ＳＴ５５で、夫々、記憶状態“１０”、“０１”または“００”に書き込むメモリセルＡ０，Ｂ０またはＣ０に含まれるメモリセルが実質的に存在しているか否かを判定することで、書き込み対象メモリセルの中にメモリセルＡ０，Ｂ０，Ｃ０の中の少なくとも１つの集合に含まれない場合は、対応する書き込みステップＳＴ５２，ＳＴ５４，ＳＴ５６の何れかが省略でき、トータルでの書き込み時間の短縮が図れる。

ところで、第６実施形態の場合、例えば、書き込み対象メモリセルが同一ワード線上に複数有り、全ての書き込み対象メモリセルの初期状態が記憶状態“１１”であり、目的の記憶状態“００”にのみ書き込む場合を想定すると、１回目の書き込み工程で、ステップＳＴ５２とＳＴ５４の書き込みが省略され、つまり、ワード線電圧Ｖｇ１０[０]、Ｖｇ０１[０]が夫々印加されずに、記憶状態“１１”（閾値電圧３Ｖ以下）のメモリセルにワード線電圧Ｖｇ００[０]（例えば８Ｖ）が印加され、過大なドレイン電流が同時に複数のメモリセルで流れる場合が生じる。従って、第６実施形態は、実用上は上記リスクを回避すべく、第７または第８の実施形態として使用される。

〈第７実施形態〉
第７実施形態では、第６実施形態における１回目または１回目を含むｎ回目までの一連の書き込み工程において、ステップＳＴ５１とＳＴ５３（図１０参照）の判定を行わずに、ステップＳＴ５２をＳＴ５４（図１０参照）の書き込みを強制的に実行するようにすることで、上記問題（低閾値電圧のメモリセルに高ゲート電圧が印加され過大なドレイン電流が流れる問題）を解決することができる。つまり、（ｎ＋１）回目以降の再書き込み時にステップＳＴ５１とＳＴ５３を行うことで、第６実施形態が実施され、再書き込みに係る書き込み時間の短縮が図れる。

〈第８実施形態〉
第７実施形態では、ステップＳＴ５１とＳＴ５３を実施するか否かの判定が、毎回の書き込み工程で必要となる。この煩雑さを回避するために、図１１に示すような書き込みシーケンスを行っても構わない。即ち、１回目または１回目を含むｎ回目までの一連の書き込み工程において、別経路で、ステップＳＴ６２とＳＴ６３（図１０のステップＳＴ５２とＳＴ５４に対応）の書き込みを行うようにする。

第８実施形態におけるステップＳＴ６０，ＳＴ６４〜ＳＴ７２は、夫々、第６実施形態のステップＳＴ５０、ＳＴ５１〜ＳＴ５９と基本的に同じである。但し、ＳＴ６５，ＳＴ６７，ＳＴ６９の書き込みでは、目的とする書き込み状態が、夫々“１０”、“０１”、“００”のメモリセルのみを書き込みの対象としても構わない。

書き込み工程の回数ｎは、前処理ステップＳＴ６０で初期値０に設定され、ステップＳＴ７１でベリファイフェイルする毎に、ステップＳＴ７３で１ずつカウントアップされる。ここで、第６実施形態のステップＳＴ５１とＳＴ５３（図１０参照）の判定を行わない回数をｍとすると、ステップＳＴ６１では、ｎ＞（ｍ−１）の大小判定を行う。例えば、ｍ＝２の場合は、ステップＳＴ６１で、ｎ＞１の判定を行う。１回目及び２回目はｎ＝０と１であるから、何れも判定はＮＯとなり、記憶状態“１０”と“０１”への書き込みに対応するステップＳＴ６２とＳＴ６３の書き込み処理が実行されるので、全ての書き込み対象セルは、段階的に閾値電圧３．７Ｖ及び４．７Ｖ付近に上昇する。結局、１回目及び２回目は、ステップＳＴ６２，ＳＴ６３，ＳＴ６９，ＳＴ７０，ＳＴ７１と推移するので、第２乃至第５実施形態と同じである。３回目以降は、ｎ＝２以上となるので、ステップＳＴ６１の判定はＹＥＳとなり、ＳＴ６４〜ＳＴ７１と推移し、第６実施形態と同じになる。この結果、第７実施形態と同様に、少なくとも１回目の書き込みで、例えば、初期状態が記憶状態“１１”で目的の記憶状態“００”に書き込むメモリセルに対して、閾値電圧と印加するワード線電圧を段階的に上昇させることで、過大なドレイン電流の流れるを回避して、（ｍ＋１）回目以降の再書き込み工程で書き込み時間の短縮を図ることができる。

尚、ステップＳＴ７３はステップＳＴ７２の後に設けてあるが、その他の場所に設けても構わない。但し、再書き込み回数を表す値「ｎ」は、書き込み不良メモリセルに対して無限に再書き込み処理を繰り返すのを防止するためにその最大値との比較を行う必要があるので、ステップＳＴ７３の再書き込み回数のカウントはメインルーチン内、つまり、ＳＴ７０−ＳＴ７１−ＳＴ７２−ＳＴ６１の経路内にあるのが好ましい。また、回数ｍは、通常１〜３回の範囲で設定するのが好ましい。また、回数ｍは、再書き込み回数を示すｎと同様に、図２に示すメモリアレイ１１のビット線ＢＬの本数ｍとは無関係である。

〈第９実施形態〉
上記第１乃至第８実施形態では、メモリセルの取り得る記憶状態（閾値電圧状態）が４値の場合を説明したが、第１乃至第８実施形態で例示した本発明方法は、多値レベルとして４値に限定されるものではない。本発明方法の技術的思想は、Ｎ値（Ｎは３以上の自然数）メモリセルの書き込みに対して適用しても同様の効果を奏する。Ｎ値の記憶状態を閾値電圧の低い状態から、レベル“１”〜レベル“Ｎ”とすると、４値の場合と対応付けると、レベル“２”以上が書き込み状態となる。ここで、書き込み状態のレベルをＭ（Ｍは２以上Ｎ以下の自然数）とした場合、各書き込み状態に対応した書き込み処理が（Ｎ−１）回存在し、夫々の書き込み処理Ｍ（書き込み状態レベルＭへの書き込み）のワード線電圧（メモリセルレベルでは書き込みゲート電圧）をＶｇＭ[ｎ]とすると（ｎは再書き込み回数を表し、１回目の書き込み時は０）、一般式としてＶｇ(Ｍ−１)[ｎ]＜ＶｇＭ[ｎ]の関係が成立する（４値の場合は、第１実施形態で示した通り、Ｖｇ１０[ｎ]＜Ｖｇ０１[ｎ]＜Ｖｇ００[ｎ]と表される）。書き込み処理Ｍのビット線電圧ＶｄｐＭ[ｎ] （メモリセルレベルでは書き込みドレイン電圧）及びパルス幅ＷｐＭ[ｎ]は、第１〜第８実施形態と同様に、Ｍの値に拘わらず一定とする。書き込み処理ＭはＭ＝２〜Ｎに対し順次実行し、その後に書き込み対象メモリセルの目的の記憶状態に対応するベリファイ処理を行い、ワード線及びビット線の電圧を初期状態に戻す。ベリファイ処理で、全ての書き込み対象メモリセルの目的の記憶状態になるまで、書き込み処理Ｍ（Ｍ＝２〜Ｎ）を繰り返す。

次に、第１実施形態を例に、本発明方法における書き込み時間の短縮効果について、具体例を用いて説明する。例えば、図１９に示すように、ワード線が０Ｖから、書き込み時のワード線電圧Ｖｇｐになり、ビット線電圧が０Ｖから書き込み時のビット線電圧Ｖｄｐに切り替わるまでの時間をｔ_０−Ｖｇｐとし（例えば、２μｓｅｃ）、ビット線が振幅Ｖｄｐの書き込みパルスを印加している期間（パルス幅）をＷｐ（例えば、４μｓｅｃ）、ワード線がある書き込み状態（Ｍ−１）のワード線電圧Ｖｇｐから次の書き込み状態（Ｍ）のワード線電圧Ｖｇｐまで変化する時間をｔ_Ｖｇｐ−Ｖｇｐ（例えば、１μｓｅｃ）、ワード線が最後の書き込み状態のワード線電圧Ｖｇｐから０Ｖまで変化する時間ｔ_Ｖｇｐ−０（例えば、０．３μｓｅｃ）、ワード線が０Ｖからベリファイ用のワード線電圧Ｖｇｖまで変化する時間ｔ_０−Ｖｇｖ（例えば、８μｓｅｃ）、ビット線にベリファイ用のビット線電圧Ｖｄｖが印加されている時間（ベリファイ期間）をＷｖ（例えば、０．５μｓｅｃ）、ワード線をらベリファイ用のワード線電圧Ｖｄｖから０Ｖに推移させるのに必要な時間をｔ_Ｖｇｖ−０（例えば、０．８μｓｅｃ）とした場合、図１６のフローチャートで例示した従来の書き込みシーケンスで各メモリセルの書き込みが１度で終わる場合、書き込み時間は２５．８μｓｅｃとなる。図１８に、この時のワード線電圧とビット線電圧の推移を示す。これに対し、図３のフローチャートの本発明方法における書き込み時間は、同様に各メモリセルの書き込みが１度で終わる場合、１８．６μｓｅｃとなり、従来の書き込み方法に比べて約３０％の高速化が図れる。この時のワード線電圧とビット線電圧の推移は、図５に示す通りである。また、ベリファイ工程と書き込み工程の電圧の切替えが少ないために、ワード線とビット線の充放電に要する電流消費を削減でき、書き込み時の低消費電流化も図られる。

以上、本発明装置１０において、多値レベルの書き込み状態への書き込みを行う場合に、ワード線電圧を切り替えて、目的の書き込み状態に至るまでの夫々の書き込み状態に対応したワード線電圧とビット線電圧を書き込み対象メモリセルに印加した後、ベリファイを行うことで、ワード線及びビット線の充放電時間、及び、ワード線電圧及びビット線電圧が安定するまでの不必要な時間を省略でき、多値書き込みを高速に行うことができる。

次に、本発明装置１０の別実施の形態につき説明する。

〈１〉上記実施の形態では、メモリセルを構成するメモリセルトランジスタ構造は、図１２に示すようなフローティングゲート型のトランジスタ構造を想定したが、メモリセルトランジスタ構造または電荷蓄積領域の構造はこれに限定されるものではない。例えば、電荷蓄積領域が浮遊ゲート以外にＯＮＯ膜（酸化膜・窒化膜・酸化膜の積層構造）内に形成される電荷蓄積領域であっても、多値書き込みが可能であれば、本発明方法を応用することが可能である。

〈２〉上記実施の形態では、メモリアレイ１１の構成として、図２に示すものを例示したが、メモリアレイ構成は図２に例示の構成に限定されるものではない。図２に示す構成では、同一ブロック内のソースは全て共通化されて共通ソース線に接続されていたが、例えば、同一列のソース線を共通に接続して、ビット線と平行に複数本を配列する仮想グランド線タイプのメモリアレイ構造としても構わない。

本発明に係る不揮発性半導体記憶装置の一実施の形態の機能的なブロック構成を示すブロック構成図。 本発明に係る不揮発性半導体記憶装置の一実施の形態におけるメモリセル及びメモリセルアレイの構成を示す回路図。 本発明に係る不揮発性半導体記憶装置の書き込み方法の第１及び第２実施形態の書き込みシーケンスを示すフローチャート。 不揮発性半導体記憶装置としての４値フラッシュメモリにおけるメモリセルトランジスタの閾値電圧の分布を示す図。 本発明に係る不揮発性半導体記憶装置の書き込み方法の第１及び第２実施形態の書き込み工程とベリファイ工程におけるワード線とビット線の電圧推移を示す図。 本発明に係る不揮発性半導体記憶装置の読み出し回路の一例を示す回路図。 本発明に係る不揮発性半導体記憶装置の読み出し回路の他の一例を示す回路図。 本発明に係る不揮発性半導体記憶装置の書き込み方法の第３実施形態の書き込みシーケンスを示すフローチャート。 本発明に係る不揮発性半導体記憶装置の書き込み方法の第４実施形態の書き込みシーケンスを示すフローチャート。 本発明に係る不揮発性半導体記憶装置の書き込み方法の第６実施形態の書き込みシーケンスを示すフローチャート。 本発明に係る不揮発性半導体記憶装置の書き込み方法の第８実施形態の書き込みシーケンスを示すフローチャート。 不揮発性半導体記憶装置としてのフラッシュメモリにおけるメモリセルトランジスタ構造を模式的に示す断面図とその等価回路図。 不揮発性半導体記憶装置としての２値フラッシュメモリにおけるメモリセルのフローティングゲート内の電子の状態を示す図。 不揮発性半導体記憶装置としての２値フラッシュメモリにおけるメモリセルトランジスタの閾値電圧の分布を示す図。 不揮発性半導体記憶装置としての４値フラッシュメモリにおけるメモリセルのフローティングゲート内の電子の状態を示す図。 従来の不揮発性半導体記憶装置の多値書き込み方法の一例を示すフローチャート。 従来の不揮発性半導体記憶装置の多値書き込み方法におけるワード線とビット線の電圧推移を示す図。 従来の不揮発性半導体記憶装置の多値書き込み方法における書き込み時のワード線とビット線の電圧推移を示す図。 本発明に係る不揮発性半導体記憶装置の書き込み方法における書き込み時間をワード線電圧、ビット線電圧の電圧レベルに応じて分配した経過時間の一覧と、本発明方法の書き込み時間と従来の書き込み方法の書き込み時間の比較を示す表。

符号の説明

１０ ：本発明に係る不揮発性半導体記憶装置
１１ ：メモリアレイ（メインメモリアレイ）
１２ ：リファレンスメモリアレイ
１３ ：ワード線電圧供給回路
１４ ：ビット線電圧供給回路
１５ ：センスアンプ・アレイ
１６ ：書き込み電圧発生回路
１７ ：読み出し電圧発生回路
１８ ：制御回路
２０ ：センスアンプ
２１ ：読出し回路
２２ ：ビット線選択回路
２３ ：読出し回路
２４ ：スイッチ回路
４０ ：浮遊ゲート（フローティングゲート）
４１ ：チャネル領域
４２ ：制御ゲート
４３ ：酸化膜（絶縁膜）
４４ ：層間絶縁膜
４５ ：ソース領域
４６ ：ドレイン領域
１００：メモリセル
１００ａ：書き込み対象メモリセル
１０１ａ〜１０１ｃ：ベリファイ用リファレンスセル
ＳＬ ：共通ソース線
ＷＬ０〜ＷＬｎ：ワード線
ＢＬ０〜ＢＬｍ：ビット線

Claims (10)

1. チャネル領域と制御ゲート間に絶縁膜を介して電荷蓄積領域の形成されたトランジスタを有し、前記電荷蓄積領域の電荷量に応じて決定される閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得るメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えてなる不揮発性半導体記憶装置の書き込み方法であって、
   前記２以上の書き込み状態に各別に対応する複数の書き込みゲート電圧を予め設定しておき、
   同一の前記ワード線に接続する２以上の書き込み対象メモリセルに同時に書き込む場合において、
   前記２以上の書き込み対象メモリセルに接続する前記ワード線に、書き込み後の書き込み状態を含む２以上の書き込み状態に対応する２以上の前記書き込みゲート電圧を電圧値の低い順に順次印加し、前記書き込みゲート電圧の各印加と同時に、前記書き込み対象メモリセルに接続する前記ビット線の少なくとも１つに、所定の書き込みドレイン電圧を印加する書き込み工程と、
   前記書き込み工程を実行した後に、前記２以上の書き込み対象メモリセルが夫々書き込まれたか否かを検証するベリファイ工程を有し、
   前記ベリファイ工程において、前記書き込み対象メモリセルの少なくとも１つが書き込まれていないと判定された場合、前記書き込み工程を再度実行し、
   １回目の実行及び２回目以降所定回までの再実行に係る前記書き込み工程では、電圧値の低い順に前記書き込みゲート電圧を順次印加する各印加前に、前記書き込み対象メモリセルが印加される前記書き込みゲート電圧に対応する前記書き込み状態への書き込みを要するか否かを判定する要否判定を、前記書き込みゲート電圧の各印加の少なくとも低電圧側の２回の印加前には実行せずに、前記書き込みゲート電圧及び前記書き込みドレイン電圧の印加を強制的に実行し、
   前記所定回より後の再実行に係る前記書き込み工程では、電圧値の低い順に前記書き込みゲート電圧を順次印加する各印加前に、前記要否判定を行い、その判定結果に基づいて前記書き込みゲート電圧及び前記書き込みドレイン電圧の印加を実行することを特徴とする不揮発性半導体記憶装置の書き込み方法。
2. 前記書き込み工程を実行する前に、何回目の実行であるかを判定し、１回目の実行及び２回目以降前記所定回までの再実行である場合には、当該書き込み工程において、電圧値の低い順に前記書き込みゲート電圧を順次印加する各印加前に、前記要否判定を実行しないことを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き込み方法。
3. 前記書き込み工程において印加する２以上の前記書き込みゲート電圧に、書き込み後の書き込み状態に対応する前記書き込みゲート電圧より低い電圧値の前記書き込みゲート電圧が含まれることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の書き込み方法。
4. 前記書き込み工程において、前記所定の書き込みドレイン電圧の印加される前記ビット線は、そのビット線に接続する前記書き込み対象メモリセルの前記所定の書き込みドレイン電圧印加前の記憶状態に対応する閾値電圧範囲が、前記所定の書き込みドレイン電圧印加時に印加される前記書き込みゲート電圧を決定する書き込み状態に対応する閾値電圧範囲より低いことを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
5. 再度実行される２回目以降の前記書き込み工程における前記書き込み対象メモリセルから、前記ベリファイ工程で書き込まれていると判定された書き込み済みメモリセルを除外することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
6. １回目及び再度実行される２回目以降の前記書き込み工程の内、少なくとも１回目の前記書き込み工程において印加する２以上の前記書き込みゲート電圧に、書き込み後の書き込み状態に対応する前記書き込みゲート電圧より低い電圧値の前記書き込みゲート電圧が含まれることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
7. チャネル領域と制御ゲート間に絶縁膜を介して電荷蓄積領域の形成されたトランジスタを有し、前記電荷蓄積領域の電荷量に応じて決定される閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得るメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイと、
   書き込み対象メモリセルに接続する前記ワード線に前記２以上の書き込み状態に各別に対応して予め設定された複数の書き込みゲート電圧を選択的に印加し、前記書き込み対象メモリセルに接続する前記ビット線に所定の書き込みドレイン電圧を印加する書き込み手段と、
   前記書き込み対象メモリセルが書き込まれたか否かを検証するベリファイ手段と、を備えてなる不揮発性半導体記憶装置であって、
   前記書き込み対象メモリセルが、印加する前記書き込みゲート電圧に対応する前記書き込み状態への書き込みを要するか否かを判定する要否判定を実行する判定手段を、更に備え、
   同一の前記ワード線に接続する２以上の書き込み対象メモリセルに同時に書き込む場合において、
   前記書き込み手段が、前記２以上の書き込み対象メモリセルに接続する前記ワード線に、書き込み後の書き込み状態を含む２以上の書き込み状態に対応する２以上の前記書き込みゲート電圧を電圧値の低い順に順次印加し、前記書き込みゲート電圧の各印加と同時に、前記書き込み対象メモリセルに接続する前記ビット線の少なくとも１つに、所定の書き込みドレイン電圧を印加する書き込み工程を実行するように構成され、
   前記ベリファイ手段が、前記２以上の書き込み対象メモリセルが夫々書き込まれたか否かを検証するベリファイ工程を実行するように構成され、
   前記ベリファイ手段が、前記ベリファイ工程において、前記書き込み対象メモリセルの少なくとも１つが書き込まれていないと判定した場合、前記書き込み手段が、前記書き込み工程を再度実行し、
   １回目の実行及び２回目以降所定回までの再実行に係る前記書き込み工程では、前記書き込み手段が電圧値の低い順に前記書き込みゲート電圧を順次印加する各印加の少なくとも低電圧側の２回の印加前には、前記判定手段が前記要否判定を実行せずに、前記書き込み手段が前記書き込みゲート電圧及び前記書き込みドレイン電圧の印加を強制的に実行し、
   前記所定回より後の再実行に係る前記書き込み工程では、前記書き込み手段が電圧値の低い順に前記書き込みゲート電圧を順次印加する各印加前に、前記判定手段が前記要否判定を実行し、その判定結果に基づいて、前記書き込み手段が前記書き込みゲート電圧及び前記書き込みドレイン電圧の印加を実行することを特徴とする不揮発性半導体記憶装置。
8. 前記書き込み手段が、前記書き込み工程を実行する前に、当該書き込み工程が何回目の実行であるかを判定する第２判定手段を備え、
   前記第２判定手段の判定結果が、１回目の実行及び２回目以降前記所定回までの再実行である場合には、当該書き込み工程において、電圧値の低い順に前記書き込みゲート電圧を順次印加する各印加前に、前記判定手段が前記要否判定を実行しないことを特徴とする請求項７に記載の不揮発性半導体記憶装置の書き込み方法。
9. 前記ベリファイ手段が、同時に前記ベリファイ工程を実行するベリファイ対象メモリセル毎に、前記メモリセルが取り得る前記書き込み状態の数に応じた複数のセンスアンプを備えてなり、
   前記複数のセンスアンプの夫々に異なる固有の電圧値の参照電圧が用いられることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。
10. 前記ベリファイ手段が、同時に前記ベリファイ工程を実行するベリファイ対象メモリセル毎に１つのセンスアンプを備えてなり、
    前記センスアンプに前記メモリセルが取り得る前記書き込み状態の数に応じた複数の夫々異なる電圧値の参照電圧がスイッチ回路を介して選択的に用いられることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。

Images