JPH01116717A - メモリカード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置換え、半導体メモリの持つ高速
性、低消費電力、無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

Ｃ従来の技術〕 第４図に従来のメモリカードの回路を示す、この図にお
いて、１はスタチックＲＡＭ群であり、複数のスタチッ
クＲＡＭ２を有している。３はアドレスデコーダ回路で
あり、アドレスバス信号８゜チップイネーブル信号９に
よりスタチックＲＡＭ群１の中から各スタチックＲＡＭ
２を選択するためのスタチックＲＡＭ選択信号１３を発
生する。

スタチックＲＡＭ群１には周知のチップイネーブル信号
（ＣＥ）９．　ライトイネーブル信号（ＷＥ）１０、ア
ウトプットイネーブル信号（ＯＥ）１１゜及びデータバ
ス信号１２が接続される。１４は電源入力であり、シリ
ーズダイオード１６を介し内部電源１５となる。この電
源人力１４が断（遮断）状態の時または所持携帯時は電
池６が動作し、電流制限をするシリーズ抵抗５．逆充電
を防止する保護ダイオード４を介し内部電源１５として
電流を供給し、ＲＡＭ２の記憶データをバックアップす
る。また、７は等価的な負荷コンデンサ、１７はプルア
ップ抵抗である。なお、信号Ｅ、ＣＥ。

ＷＥ、ＯＥは“Ｌ″アクテイブ′″Ｌ”で動作可能）で
ある。

第４図に示す回路は、メモリカードの回路としては必要
最小限の回路構成であり、一般に良く知られているもの
である。スタチックＲＡＭ群１の各スタチックＲＡＭ２
を選択するために、アドレスデコーダ回路３が使用され
る。このアドレスデコーダ３の出力であるスタチックＲ
ＡＭ選択信号１３は、各々対応するＲＡＭ２のチップセ
レクト信号に接続されている。すなわち、この従来のメ
モリカードの回路はＲＡＭ２の各端子信号を直接外部に
出している回路である。従って、本図に示す回路の動作
は基本的にＲＡＭ２の単体の動作に全く同一である。

以下、この回路の動作について説明する。

まず、電源人力１４が無い場合の動作を説明する。ＲＡ
Ｍ２．アドレスデコーダ３にはシリーズ抵抗５及び保護
ダイオード４を介し電池６の電圧が供給されている。ま
た、デコーダ３の出力であるＲＡＭ選択信号１３は、チ
ップイネーブル信号９の抵抗１７が内部電源１５にプル
アップされているので全部“Ｈ”レベルにある。よって
、各ＲＡＭ２の信号９は“Ｈ”レベルとなるので、ＲＡ
Ｍ２のデータバス信号１２はフローティング状態となる
。従って、ＲＡＭ２の記憶データは消滅せず記憶を維持
することができる。

次に、端末機から電源人力１４が供給された場　合の動
作を説明する。電源人力１４はシリーズダイオード１６
を介し内部電源１５に供給される。

−Ｆ１ａ的に、この時の内部電源１５の電圧は電池６よ
りも大きく設定されるため、保護ダイオード４０作用に
より内部電源１５と電池６とは遮断される。よって、電
池６は電流が流れないため消耗は無い。

ＲＡＭ２の読出しくリード）及び書込み（ライト）の動
作は単体のＲＡＭの動作と同一であるので、詳細な説明
は省き、以下簡単に説明する。まず、端末機からアドレ
スバス信号８が入力され、デコーダ３．ＲＡＭ２に印加
される。デコーダ３はアドレスバス信号８に対応するＲ
ＡＭ２のチップイネーブル信号（ＣＥ）９をデコードす
るが、実際に出力に出るのはデコーダ３のチップイネー
ブル信号９人力が“Ｌ”レベルの時である。今、該当の
ＲＡＭ２がデコーダ３により選択され、そのＲＡＭ２の
チップイネーブル信号ＣＥが“Ｌ”であるとする。ＲＡ
Ｍ２の記憶エリアにデータバス信号１２からのデータを
書込む（ライト）場合は、その信号ＣＥの″Ｌ″レベル
区間にライトイネーブル信号（ＷＥ）１０を“Ｌ”レベ
ルにすることで可能である。この時、アウトプットイネ
ーブル信号（ＯＥ）１１はＨ”レベルとする。また、Ｒ
ＡＭ２の記憶エリアから読出す（リード）場合は、その
信号ＣＥの“Ｌ″レベル区間信号１１を”Ｌ”レベルに
すれば可能である。この時、信号１０は”Ｈ”レベルと
する。また、信号９を″ＨルベルにすればＲＡＭ２のデ
ータバス信号１２はフローティング状態となり、読出し
くリード）も書込み（ライト）もできない状態となる。

これらの動作は単体のＲＡＭの動作に同一であり、一般
的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１）ＲＡＭ２の単体の端子信号が外部に直接露出（出力
）しており、端末機の動作状態（電源人力１４が供給状
態）でメモリカードを挿入する場合、引抜く場合に、メ
モリカードと端末機との結合手段箇所の信号レベル不安
定さ（挿入、引抜きの瞬間を従えた時、各信号は同一レ
ベルで変化せず短時間的に差異が発生する）により、Ｒ
ＡＭ２の記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源人
力１４を断とした場合に、チップイネーブル信号９及び
ライトイネーブル信号１０が端末機側で“Ｌ”レベルで
あると、シリーズ抵抗５゜保護ダイオード４．プルアッ
プ抵抗１７を介し電池６の電流が端末機側に流出し、電
池６は瞬時に放電、消耗する。

３）基本的にＲＡＭ２の各端子信号が外部に出力してい
るために、静電気耐量はＲＡＭ２の単体の静電気耐量、
に依存する。

４）所持携帯時のメモリカードの入出力インピーダンス
はＲＡＭ２．アドレスデコーダ回路３の単体のインピー
ダンスに依存し、これが一般的には非常にハイインピー
ダンスのため、静電気耐量。

電磁界耐量は低い値となる。

５）ＲＡＭ２が増加すると信号９〜１２の各信号の入出
力容量が増加し、各信号の立上り、立下り時間が非常に
長くなり、ＲＡＭ２の単体における規格値を満足しなく
なり電気的性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状Ｂ（通電状態
）で接続されている時においてメモリカードを直接引抜
いたり、直接挿入したりしてもＲＡＭ等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量、電磁界
耐量の高い高信頼性の大容量メモリカード回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカード回路は、半導体メ゛モリの
端子信号に対し直列接続し接地に対し並列接続したアナ
ログスイッチを有する、アナログスイッチ付単方向ノン
インバータバッファを半導体メモリの入力端子に、アナ
ログスイッチ付双方向３ステートバッファを入出力端子
に接続し、半導体メモリと端末機間をインターフエイス
し、電源入力とメモリカードの内部電源との間にシリー
ズトランジスタを設け、メモリカードの内部に設けたカ
ード挿抜スイッチにより発生されるカード挿抜信号及び
電源電圧を人力とする電源電圧検出回路を設け、その出
力信号によりシリーズトランジスタ及びアナログスイッ
チ付単方向ノンインバータバッファ、双方向３ステート
バッファを接（接続）／断（遮断）するようにしたもの
である。

〔作用〕

この発明においては、 ■）半導体メモリの入力信号であるアドレスバス信号、
信号ＣＥ、ＷＥ、ＯＥにアナログスイッチ付単方向ノン
インバータバッファを、入出力信号にアナログスイッチ
付双方向３ステートバッファを設けることにより、メモ
リカードの半導体メモリの各端子信号が直接に外部へ露
出することが防止され、複数の半導体メモリが実装され
ても単一と同一の電気性能が達成できる。

２）シリーズトランジスタにより電源入力と内部電源と
が切／断され、電源電圧及びカード挿抜信号を入力とす
る電源電圧検出回路により、上記アナログスイッチ付単
方向ノンインバータバッファ、双方向３ステートバッフ
ァを接（接続状Ｂ）。

または断（遮断状態）とする信号が発生される。

３）上記アナログスイッチ付単方向ノンインバータ、／
ＮＪッファ、双方向３ステートバッファのアナログスイ
ッチは半導体メモリの１端子信号当り、直列接続される
ものと接地に対し並列接続されるものとがあることによ
り、上記電源入力が規定値以上の場合は前記直列接続さ
れたアナログスイッチが接（接続状態）となると同時に
、接地に対し並列接続されたアナログスイッチが断（遮
断状Ｂ）となり、また、電源入力が規定値以下の場合は
直列接続されたアナログスイッチが断（遮断状態）とな
ると同時に、接地に対し並列接続されたアナログスイッ
チが接（接続状態）となる。

４）上記カード挿抜信号の発生手段をメモリカードの内
部に設けたカード挿抜スイッチを接（閉）−“Ｌ”レベ
ルとする手段とすることにより、このカード挿抜信号を
、メモリカードを抜く場合にはまず初めに＠Ｌ″レベル
とし、またメモリカードの所持携帯時は“Ｌ”レベルを
維持し、メモリカードを挿入する場合は最後に“Ｈ”レ
ベルとすることが可能となる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を示
す。図中、１ないし１７は基本的に第４図に同一である
。ＲＡＭ２の全端子信号を直接外部に露出させないため
に、アナログスイッチ付単方向ノンインバータバッファ
１日及びアナログスイッチ付双方向３ステートバフフア
１９を介してＲＡＭ２と外部とを接続する。端末機から
の外部電源人力１４とメモリカード２２の内部電源１５
との間に、シリーズトランジスタ２０と電源電圧検出回
路２１を介する。メモリカード２２の所持携帯時、プル
ダウン抵抗（ＲＭ）２３は接地レベル、すなわち“Ｌ”
レベルにする。検出回路２１を動作、非動作させるため
にカード挿抜信号２４を入力する。カード挿抜信号２４
＝“Ｈ”レベルの時に検出回路２１は動作可能状態にな
り、ここに電源人力１４が規定値以上の電圧になると、
トランジスタ２０が導通状態となると同時に検出回路２
１の接／断信号２４ａは“Ｈ”レベルとなり、バッファ
１８．１９は接（接続状態）となる。電源人力１４が規
定値以下の電圧になると、トランジスタ２０が断（遮断
状Ｓ＞となると同時にバッファ１８．１９も断（遮断状
態）となる。カード挿抜信号２４＝“Ｌ”レベルの場合
は、無条件にトランジスタ２０．バッファ１８．１９を
断とする。２５はメモリカード２２内部に設けられたカ
ード挿抜スイッチであり、カード２２の挿抜時に接（閉
）＝“Ｌ”レベルとされ、また通常動作時は断（開）と
される。２６は分割抵抗（Ｒ１）であり、Ｒｔ　　Ｒ，
４に設定されるため、通常動作時においては信号２４は
“Ｈ”レベルとなる。

また、第２図（ａ）はアナログスイッチ付単方向ノンイ
ンバータバッファ１８を示す内部回路図であり、第２図
（ｂ）はその等価回路動作説明図である。

第３図（ａ）はアナログスイッチ付双方向３ステートバ
ッファ１９を示す内部回路図であり、第３図（ｂ）はそ
の等価回路動作説明図である。これらの図において、３
０は信号制御用アナログスイッチであり、スタチックＲ
ＡＭの全端子信号に対し直列接続されている。３１は保
護用アナログスイッチであり、接地に対し接続されてい
る。３２はノンインバータバッファ、３３はインバータ
バッファ、３４は３ステートバッファＡ、３５は３ステ
ートバッファＢ１３６はＮＡＮＤ回路Ａ１３７はＮＡＮ
Ｄ回路Ｂである。なお、第２図（ａｌ及び第３図（ａ）
のバッファ１８．１９は一般的にはＮ個のゲート回路が
組込まれるが、ここでは省略して１ゲート当りの内部回
路図を示している。また、バッファ１８．１９の各動作
は、以下に示す真理値表１゜２による。

真理値表２ 第１図に示した本実施例のメモリカード回路各部の動作
説明を容易にするために、まずバッファ１８．１９の動
作を第２図、第３図、及び真理値表１，２を用いて以下
に説明する。

第２図（ｂｌに示すように、入力端子と出力端子との間
に直列接続するアナログスイッチ３０とノンインバータ
バッファ３２及び接地とバッファ３２の入力側とに接続
されたアナログスイッチ３１を設ける。真理値表１に示
すように、Ｅ端子が“Ｈ”レベルの場合はスイッチ３Ｏ
−ＯＮ（接）となり、スイッチ３１＝ＯＦＦ（断）とな
る。Ｅ端子が“Ｌ″レベル場合はスイッチ３０＝ＯＦＦ
　（断）。

スイッチ３ｌ−ＯＮ（接）となる。すなわち、第２図（
ａ）においてＥ端子が”Ｈ”レベルになるとバ７７７３
２．３３を介しスイッチ３０＝ＯＮ（接）。

スイッチ３ｌ−ＯＦＦ（断）となり、入力端子と出力端
子が接続状態となり信号伝達が可能となる。

次に、Ｅ端子が“Ｌ”レベルになるとバッファ３２．３
３を介しスイッチ３Ｏ−ＯＦＦ　（断）、スイッチ３ｌ
−ＯＮ（接）となるため、入力端子と出力端子は遮断状
態となり信号伝達は不可となる。

この場合に、端末機とメモリカードとのインターフェイ
スは遮断状態にあるが、スイッチ３１がＯＮ（接）とな
り数１０Ω〜数１００Ωの抵抗値にて設置されるため″
Ｌ″レベルになる。従って、バッファ３２を介しＲＡＭ
２の入力端子は“Ｌ″レベルな吟、低インピーダンス状
態となる。

次に、バッファ１９の動作について説明する。

第３図、真理値表２に示すように、Ｅ端子が“Ｌ”レベ
ルの場合はスイッチ３Ｏ−ＯＮ（接）。

スイッチ３ｌ−ＯＦＦＣ断）となる。Ｅ端子が“Ｈ”レ
ベルの場合はスイッチ３０＝ＯＦＦ（断）。

スイッチ３ｌ−ＯＮ（接）となる。また、Ｅ端子−“Ｌ
”レベルの条件においてＤＩＲ端子がＬ”レベルの場合
はバッファ３４＝ＯＮ（接）となり、入出力端子Ａから
入出力端子Ｂへ信号伝達が可能となる。ただし逆方向、
すなわち入出力端子Ｂから入出力端子Ａへの信号伝達は
不可となる。次に、ＤＩＲ端子が″Ｈ′″レベルの場合
はバッファ３５−ＯＮ　（接）となり、入出力端子Ｂか
ら入出力端子Ａへ信号伝達が可能となる。逆方向、すな
わち入出力端子Ａから入出力端子Ｂへの信号伝達は不可
となる。また、真理値表２で分るように、スイッチ３０
．３１の０Ｎ１０ＦＦは百端子で決まるが、ＤＩＲ端子
はＥ端子＝″Ｌ”レベルの時に有効になることが分る。

今、Ｅ＠子−”Ｌ”レベル。

ＤＩＲ端子！＝“Ｌ”レベルにするとバッファ３３及び
ＮＡＮＤ回路３６．３７を介しバッファ３４−ＯＮ（接
）、バッファ３５＝Ｚ（断）となる。

また、Ｅ端子＝“Ｌ″レベルＤＩＲ端子＝“Ｈ”レベル
にするとバッファ３３及びＮＡＮＤ回路３６．３７を介
しバッファ３４＝Ｚ（断）、バッファ３５−ＯＮ（接）
となることが分る。

以上のことから、バッファ１８のＥ端子、バッファ１９
のＥ端子をディセイプルにした場合はスイッチ３Ｏ−Ｏ
ＦＦ　（断）、スイッチ３１＝ＯＮ（接）となり、端末
機とメモリカード間のインク−フェイスが遮断されると
ともに、ＲＡＭ２の入出力端子が低インピーダンスにて
接地されることが分る。

次に、第１図に従って各部の動作を以下の４つのモード
に分けて説明する。

動作モード１：端末機とメモリカードが活線状態（通電
状態）にある場合の動 作 動作モード２：所持携帯時にある場合の動作動作モード
３：動作モード２から活線状態にある端末機にメモリカ
ードを挿入 する場合の動作 動作モード４：動作モード１からメモリカードを抜く場
合の動作 なお、第１図においてメモリカード２２に実装されるＲ
ＡＭ２．デコーダ３．バッファ１８．１９の電源は全て
内部電源１５に接続されているものとする。

まず、動作モード１について以下説明する。

端末機側から電源人力１４が供給されている状態で、カ
ード挿抜スイッチ２５を断（開）とする。

通常Ｒｔ　　ＲＭに設定されるので、カード挿抜信号２
４＝“Ｈ”レベルにあるから、電源電圧検出回路２１は
動作可能状態にある。ここで、電源人力１４が規定値以
上になると（正常な電圧に達すると）検出回路２１が動
作し、シリーズトランジスタ２０を接（接続状Ｂ）とし
、電源人力１４が内部電源１５に供給される。これと同
時に検出回路２１の接／断信号２４ａが“Ｈ”レベルと
なり、バッファ１８のＥ端子に供給されバッファ１８は
イネーブル状態になる。従って、真理値表１からバッフ
ァ１８のスイッチ３０＝ＯＮ、スイッチ３１＝ＯＦＦと
なり、端末機とメモリカードは接続可能状態にある。ま
た、バッファ１９の動作はバッファ１８の入力端子であ
るＣＥ、ＯＥの論理で決まる。これについては後で説明
する。内部電源１５の電圧値は電池６の電圧値よりも高
いため、保護ダイオード４の作用により電池６は非接続
状態″となり電流は流れない。この状態でＲＡＭ２の読
出し、書込みは、以下の手順で行われる。まず、端末機
からアドレスバス８が供出されるとバッファ１８を介し
デコーダ３に印加される。ここでＣＥ端子に“Ｌ”レベ
ルを加えるとデコーダ３が動イ乍し、８亥当するアドレ
スのＲＡＭ２を選定するＲＡＭ選択信号１３を発生する
。従らて、バッファ１９のＥ端子がイネーブル状態とな
り、データバス１２の送受が可能となる。この状態でＲ
ＡＭ２にデータバス信号１２を書込む場合は、ＯＥ端子
＝″Ｈ”レベルトシ、ＷＥ端子を″Ｌ″レベルにすれば
データを書込むことができる。バッファ１９の信号伝達
の方向は、Ｅ＝″Ｌ″、’ＤＩＲ＝“Ｈ”であるから真
理値表２よりバッファ１９のバッファ３５＝ＯＮ（接）
となり、入出力端子Ｂから入出力端子Ａへの方向である
ことが分る。この状態で次にＲＡＭ２から信号１２へ読
出す場合は、ＷＥ＝“Ｈ”、ＯＥ＝“Ｌ”とすれば、Ｒ
ＡＭ２の内部データを信号１２へ取出すことができる。

バッファ１９の信号伝達の方向はＥ＝”Ｌ”、ＤＩＲ＝
“Ｌ”であるから真理値表２よりバッファ３４＝ＯＮ（
接）となり、入出力端子Ａから入出力端子Ｂへの方向で
あることが分る。

次に、動作モード２について以下説明する。

端末機から電源人力１４が無いことから、またプルダウ
ン抵抗２３が接地レベルにあることから、検出回路２１
は非動作でありトランジスタ２０＝ＯＦＦ　（断）状態
にある。従って、内部電源１５は電池６→シリーズ抵抗
５−ダイオード４を介し電池電圧が供給された状態にあ
る。すなわち、ＲＡＭ２の記憶データを保持する状態を
維持している。他方、バッファ１８０Ｅ端子は検出回路
２１の接／断信号２４ａが″Ｌ″レベルにあるから、デ
ィセイブル状態にある。また、バッファ１９のＥ端子は
ＣＢ端子がバッファ１８により遮断されているから、抵
抗１７によりプルアップされ“Ｈ”となり、ディセイプ
ルの状態にある。従って、真理値表１．２からスイッチ
３０＝ＯＦＦ　（断）。

スイッチ３１＝ＯＮ（接）となり、ＲＡＭ２の全端子信
号は低インピーダンスにあることが分る。

よって、メモリカードの所持携帯時は静電気及び電磁界
耐量はＲＡＭ２の単体に比較して格段に向上できること
が分る。

次に、動作モード３について以下説明する。

動作モード２から活線状態にある端末機に挿入する場合
は、メモリカード２２のカード挿抜スイッチ２５を接（
閉）＝“Ｌ”レベルにしておく。

カード挿抜信号２４＝“Ｌ″レベルなり、トランジスタ
２０は遮断されたままで、検出回路２１からの接／断信
号２４ａも“Ｌ”レベルのままで、バッファ１８．１９
はディセイブル状態である。

すなわち、動作モード２を持続する。続いて、カード挿
抜スイッチ２５を断（開）とするとカード挿抜信号２４
は“Ｈ”となり、検出回路２１が動作し、トランジスタ
２０は接（接続状態）、バッファ１８．１９はイネーブ
ル状態となって動作モード１に移る。従って、端末機が
活線状態にある場合にメモリカード２２を挿入しても、
結合部に発生する端末機各端子信号のレベル変動及び時
間的差異に影響を受けることは全く無い。すなわち、Ｒ
ＡＭ２の全端子信号は低インピーダンス状態を維持して
挿入するために、たとえ挿入時に静電気また電磁界に伴
うノイズが侵入しても全く問題は無い。以降の動作は動
作モード１に同一であるので省略する。

最後に、動作モード４について以下説明する。

動作モード１からメモリカードを抜く場合は、メモリカ
ードのカード挿抜スイッチ２５を接（閉）−“Ｌ′″レ
ベルにして引抜く。すなわち、まずカード挿抜信号２４
が瞬時に“Ｌ”レベルになる。

従って、検出回路２１は非動作となりトランジスタ２０
はＯＦＦ　（断）となるとともに、検出回路２１の接／
断信号２４ａも“Ｌ”レベルとなる。

よって、バッファ１８のＥ＠子＝“Ｌ”となりディセイ
プルとなる。またバッファ１９のＥ端子はバッファ１８
がディセイプルであるからＣＥ端子が遮断され、抵抗１
７０作用によってプルアップされ″Ｉ］″レベルとなり
ディセイブルとなる。この状態は動作モード２に同一で
ある。この後、端末機の他端子信号が離れる。この時、
結合部に発生するレベル変動１時間的差異に全く影響を
受けることは無い。また、ＲＡＭ２の全端子信号が低イ
ンピーダンス状態になっているから、静電気。

電磁界の影響を受けることは無く、完全にＲＡＭ２の記
憶データを破壊することなく抜くことが可能である。

以上の動作から、端末機が活線状態ある場合にメモリカ
ードを挿抜しても、ＲＡＭ２の記憶データは保証される
。また、所持携帯時における静電気、電磁界耐量を格段
に向上させることが可能である。

なお、上記実施例によれば半導体メモリをスタチックＲ
ＡＭとしたが、電池、シリーズ抵抗、保護ダイオードを
除けば本発明は他のＯＴＰ　（ワンタイムプログラマブ
ル）ＲＯＭ、マスクＲＯＭ。

ＥＥＰＲＯＭ等の半導体メモリにおいても上記実施例と
同様の効果が期待できる。

また、アナログスイッチ付単方向ノンインバータバッフ
ァ及びアナログスイッチ付双方向３ステートバッファは
周知のＩＣにて構成できるが、これを一つの集積回路に
すること、また全回路をゲートアレイ化することも容易
に可能である。さらに電源電圧検出回路を含めたゲート
アレイ化も周知の技術で可能である。従って、大幅なコ
スト削減が可能である。

〔発明の効果〕

以上のように、この発明に係るメモリカード回路によれ
ば、以下に示す効果がある。

１）半導体メモリの全端子信号を直接外部に露出せずア
ナログスイッチ付単方向、双方向のバッファを介して端
末機と接続したので、複数の半導体メモリを実装しても
単品並の電気的特性が得られる。従って端末機とのイン
ターフェイスバスの布線が長くなっても電気的特性が落
ちることは無く、高信頼性の大容量メモリカードが実現
可能となる。

２）上記単方向、双方向のバッファのアナログスイッチ
を半導体メモリの端子信号に対し直列接続するとともに
接地に対し並列接続し、電源入力と内部電源との間にシ
リーズトランジスタを設け、メモリカード内部のカード
挿抜スイッチにより発生されるカード挿抜信号及び電源
電圧を入力とする電源電圧検出回路を設け、その出力信
号によりシリーズトランジスタ及び単方向、双方向のバ
ッファを接・／断するようにしたので、端末機が活線状
態にある場合にカードを挿抜しても記憶データを破壊す
ることが防止され、挿抜の瞬間に半導体メモリの全端子
信号を確実に端末機から遮断して低インピーダンスにす
ることができ、極めて静電気、電磁界耐量が高くなり、
耐ノイズ性能が格段に向上できる。また、カード所持携
帯時においても耐ノイズ性能が格段に向上する。さらに
、電源入力が無い場合に電池電流が端末機に流出するこ
とを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図（ａ）はアナログスイッチ付ノンインバー
タバッファを示す内部回路図、第２図（ｂｌはその等価
回路動作説明図、第３図＋ａ）はアナログスインチ付３
ステートバッファを示す内部回路図、第３図（ｂ）はそ
の等価回路動作説明図、第４図は従来のメモリカード回
路を示す図である。 ｌはスタチックＲＡＭ群、２はスタチックＲＡＭ、３は
アドレスデコーダ回路、４は保護ダイオード、５はシリ
ーズ抵抗、６は電池、７はコンデンサ、８はアドレスバ
ス信号、９はチップイネーブル信号（ＣＥ）、１０はラ
イトイネーブル信号（ＷＥ）　、１１はアウトプットイ
ネーブル信号（ＯＥ）、１２はデータバス信号、１８は
アナログスイッチ付単方向ノンインバータバッファ、１
９はアナログスイッチ付双方向３ステートバッファ、２
０はシリーズトランジスタ、２１は電源電圧検出回路、
２２はメモリカード、２３はプルダウン抵抗、２４はカ
ード挿抜信号、２５はカード挿抜スイッチ、２６は分割
抵抗、３０は信号制御用アナログスイッチ、３１は保護
用アナログスイッチ、３２はノンインバータバッファ、
３３はインバータバッファ、３４は３ステートバッファ
Ａ、３５は３ステートバッファＢ１３６はＮＡＮＤ回路
Ａ、３７はＮＡＮＤ回路Ｂである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）所持携帯形のメモリカードを有するメモリカード
   回路において、 半導体メモリと端末機間をインターフェイスするための
   、該半導体メモリの端子信号に対し直列接続されるとと
   もに接地に対し並列接続されたアナログスイッチを有す
   る、上記メモリカードの内部に設けられ該半導体メモリ
   の入力端子に接続されたアナログスイッチ付単方向ノン
   インバータバッファ及び入出力端子に接続されたアナロ
   グスイッチ付双方向３ステートバッファと、 上記端末機からの電源入力と上記メモリカードの内部電
   源との間に設けられたシリーズトランジスタと、 上記メモリカード内部に設けられたカード挿抜スイッチ
   により発生されるカード挿抜信号及び上記メモリカード
   の電源電圧を入力とし、上記シリーズトランジスタ，上
   記アナログスイッチ付単方向ノンインバータバッファ及
   びアナログスイッチ付双方向３ステートバッファを接続
   または遮断するための信号を出力とする電源電圧検出回
   路とを備えたことを特徴とするメモリカード回路。