JPH0478090A - 携帯形半導体記憶装置 - Google Patents
携帯形半導体記憶装置Info
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- JPH0478090A JPH0478090A JP2186486A JP18648690A JPH0478090A JP H0478090 A JPH0478090 A JP H0478090A JP 2186486 A JP2186486 A JP 2186486A JP 18648690 A JP18648690 A JP 18648690A JP H0478090 A JPH0478090 A JP H0478090A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000872 buffer Substances 0.000 claims abstract description 39
- 230000015654 memory Effects 0.000 abstract description 9
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置を搭載した携帯形半導体記
憶装置に関するものである。
憶装置に関するものである。
［従来の技術］
第２図は従来の携帯形半導体記憶装置を示す回路ブロッ
ク図である。図において（１）は電源切換回路、（２）
は電源検出回路、（３ａ）は入力側電源、（３ｂ）は内
部電源、（４）は電源−ＧＮＤ間のコンデンサ、（５）
、 （６）は電池の逆方向電流を防止するダイオードと
抵抗、（７）は電池、（８）はアドレスデコード回路、
（９）、 （１０）はＳＦＩＡＭ、（１１）はアドレ
スバス、（１２）はライトイネーブル信号、（１３）は
カードイネーブル信号、（１４）はアウトプットイネー
ブル信号、（１５）はデータバヌ、（１６）はアドレス
信号、（１７ａ）（１７ｂ ）はメモリセレクト信号、
（１８）は入力電圧検品信号、（１９） （２０） （
２１）はプルアップ抵抗群、（２２）は電源端子である
。
ク図である。図において（１）は電源切換回路、（２）
は電源検出回路、（３ａ）は入力側電源、（３ｂ）は内
部電源、（４）は電源−ＧＮＤ間のコンデンサ、（５）
、 （６）は電池の逆方向電流を防止するダイオードと
抵抗、（７）は電池、（８）はアドレスデコード回路、
（９）、 （１０）はＳＦＩＡＭ、（１１）はアドレ
スバス、（１２）はライトイネーブル信号、（１３）は
カードイネーブル信号、（１４）はアウトプットイネー
ブル信号、（１５）はデータバヌ、（１６）はアドレス
信号、（１７ａ）（１７ｂ ）はメモリセレクト信号、
（１８）は入力電圧検品信号、（１９） （２０） （
２１）はプルアップ抵抗群、（２２）は電源端子である
。
次に動作について説明する。外部から電源端子（２２〕
にある一定以上（Ｓ ＲＡ Ｍ（９） （１０）が動作
可能な電圧）になったら電源切換回路において、内部電
源（３６）が入力＠電源（３ａ）に切り換わる。その際
、電源検出信号（１８）は、′Ｌ＃であったものが＃Ｈ
′になりデコーダ（８）及びＳ ＲＡ Ｍ（９）（１０
）Ｃ）ＣＥＫ’Ｈ′の信号を送る。次にカードイネーブ
ル信号（１３〕及びアウトプットイネーブル信号（１４
）を１Ｌ＃ライトイネ一ブル信号を１Ｈ＃にし、アドレ
スバス（１１）にアドレスを与えてやり上位アドレス信
号（１６）でどのＳＲＡＭを選択するかをきめてやれば
データバス（１５）にそのアドレスのデータ内容が現わ
れる。以上が読み出し動作である。次に書き込み動作の
場合は、カードイネーブル信号（１３）をＬ’ アウ
トプットイネーブル信号（１４）を“Ｒ１ライトイネー
ブル信号を“Ｌ“にアドレスがヌ（１１）にアドレスを
与え、上位アドレス信号（１６）でＳＲＡＭを選択しさ
らにＤａｔａバスにデータを与えてやれば書きこみがお
こなわれる。プルアップ抵抗群（１９） 、 （２０）
（２１）は電源端子（２２）に電圧を与えた場合に誤
書き込みを防止するためのものである。次に電源を立ち
下げた場合について説明する。電源端子（２２ンの電圧
がある一定の値以下になった場合、電源検出回路（２）
で電圧を判定し、電源切換回路（１）で入力側電源（３
ａ）を内部電源（３ｂ）に切りかえる。
にある一定以上（Ｓ ＲＡ Ｍ（９） （１０）が動作
可能な電圧）になったら電源切換回路において、内部電
源（３６）が入力＠電源（３ａ）に切り換わる。その際
、電源検出信号（１８）は、′Ｌ＃であったものが＃Ｈ
′になりデコーダ（８）及びＳ ＲＡ Ｍ（９）（１０
）Ｃ）ＣＥＫ’Ｈ′の信号を送る。次にカードイネーブ
ル信号（１３〕及びアウトプットイネーブル信号（１４
）を１Ｌ＃ライトイネ一ブル信号を１Ｈ＃にし、アドレ
スバス（１１）にアドレスを与えてやり上位アドレス信
号（１６）でどのＳＲＡＭを選択するかをきめてやれば
データバス（１５）にそのアドレスのデータ内容が現わ
れる。以上が読み出し動作である。次に書き込み動作の
場合は、カードイネーブル信号（１３）をＬ’ アウ
トプットイネーブル信号（１４）を“Ｒ１ライトイネー
ブル信号を“Ｌ“にアドレスがヌ（１１）にアドレスを
与え、上位アドレス信号（１６）でＳＲＡＭを選択しさ
らにＤａｔａバスにデータを与えてやれば書きこみがお
こなわれる。プルアップ抵抗群（１９） 、 （２０）
（２１）は電源端子（２２）に電圧を与えた場合に誤
書き込みを防止するためのものである。次に電源を立ち
下げた場合について説明する。電源端子（２２ンの電圧
がある一定の値以下になった場合、電源検出回路（２）
で電圧を判定し、電源切換回路（１）で入力側電源（３
ａ）を内部電源（３ｂ）に切りかえる。
このとき電源検出信号（１８）は＃Ｈ″から“Ｌ＃にな
りいち早くデユーダ（８）及びＳ ＲＡ Ｍ （９）
（１０＞をスタンバイモードにし 書き込みを防止する
ようになっている。以上のように、従来の携帯形半導体
記憶装置は外部電源（３ａ）と内部電源（３ｂ）を切り
かえる電源切換回路（１）と内部電源（３６）にＶｃｃ
が接続されているデコーダ（８）とＳＲＡＭｆ９１によ
って構成されテオリ、データバス（１５）アドレスバス
（１１）コントロール信号（１２）、 （１３） （１
４）は外部から直接ＳＲＡＭ （９） （１０）または
デコーダ（８）につながれる構成となっていた。
りいち早くデユーダ（８）及びＳ ＲＡ Ｍ （９）
（１０＞をスタンバイモードにし 書き込みを防止する
ようになっている。以上のように、従来の携帯形半導体
記憶装置は外部電源（３ａ）と内部電源（３ｂ）を切り
かえる電源切換回路（１）と内部電源（３６）にＶｃｃ
が接続されているデコーダ（８）とＳＲＡＭｆ９１によ
って構成されテオリ、データバス（１５）アドレスバス
（１１）コントロール信号（１２）、 （１３） （１
４）は外部から直接ＳＲＡＭ （９） （１０）または
デコーダ（８）につながれる構成となっていた。
［発明が解決しようとする課題〕
従来の携帯形半導体記憶装置は以上のように構成されて
いるので、大容量にした際、ＳＲＡＭのアドレスバス及
びデータバスがパラに接続されることになり、外部から
端子を見た場合大変大きな負荷容量のものを動作させね
ばならない。また、電池でのバックアップ時にアドレス
バスやデータノ（スが何かの外部的要因で電圧がふられ
た場合電流が流れ、電池の容量を消耗してしまうなどの
問題点があった。
いるので、大容量にした際、ＳＲＡＭのアドレスバス及
びデータバスがパラに接続されることになり、外部から
端子を見た場合大変大きな負荷容量のものを動作させね
ばならない。また、電池でのバックアップ時にアドレス
バスやデータノ（スが何かの外部的要因で電圧がふられ
た場合電流が流れ、電池の容量を消耗してしまうなどの
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、外部から見た場合の負荷容量を小さくし、バ
ッファを挿入し電圧がふられるこトラなくしてバックア
ップ時の電池の消耗を減らすことができる携帯形半導体
記憶装置を得ることを目的とした。
たもので、外部から見た場合の負荷容量を小さくし、バ
ッファを挿入し電圧がふられるこトラなくしてバックア
ップ時の電池の消耗を減らすことができる携帯形半導体
記憶装置を得ることを目的とした。
［課題を解決するための手段］
この発明に係る携帯形半導体記憶装置は内部半導体メモ
リの全入出力パスにバッファ回路を設けるとともにアド
レス用バッファ及びデータバス用バッファの電源は電源
切換回路の入力側電源からダイオードを介して接続し半
導体メモリのデコーダ回路及びコントロールバヌ用バッ
ファの電源は出力側電源を接続したものである。
リの全入出力パスにバッファ回路を設けるとともにアド
レス用バッファ及びデータバス用バッファの電源は電源
切換回路の入力側電源からダイオードを介して接続し半
導体メモリのデコーダ回路及びコントロールバヌ用バッ
ファの電源は出力側電源を接続したものである。
［作用］
この発明における携帯形半導体記憶装置は、アドレスバ
スデータパスにバッファを入れることにより、搭載する
半導体メモリの数がふえても、カード外部からの入出力
容量は変化せず、また、デコーダ回路トコントロールノ
（ツファ回ｉｔｉｌｓＲＡＭのみを電源でバックアップ
するためスタンドバイ時の電流は非常に小さくできる。
スデータパスにバッファを入れることにより、搭載する
半導体メモリの数がふえても、カード外部からの入出力
容量は変化せず、また、デコーダ回路トコントロールノ
（ツファ回ｉｔｉｌｓＲＡＭのみを電源でバックアップ
するためスタンドバイ時の電流は非常に小さくできる。
以下、この発明の一実施例を図について説明する。第１
図において、（３（りはアドレスバツフア、（３１）は
電流のまわり込みを防止するダイオード。
図において、（３（りはアドレスバツフア、（３１）は
電流のまわり込みを防止するダイオード。
（３２）Ｕ内ｍテ゛−タバヌ、（３３）はデータバスバ
ッファ、（３４）は（３１）と同じダイオード、（３５
）はコントロールバッファ回路である。
ッファ、（３４）は（３１）と同じダイオード、（３５
）はコントロールバッファ回路である。
次に作用及び動作について説明する。アドレスバス（１
１）にバッファ回路（３０）を設けることによりアドレ
スバス（１１）にのるノイズが直接半導体メモリ（９）
（１０）に入らないようにして、誤動作を防止するよ
うにする。また、メモリ（９） （１０）の端子に比べ
てバッファ（３０）の方が静電気耐圧が強いので、バッ
ファ無しに比べて静電気耐圧が強くなる。また、バッフ
ァ回路（３０）が無い場合はアドレスバス（１１）にバ
ラにメモｖ （９） （１０）の端子が接続されるため
入力容量が、メモ！Ｊ （９） （ｌＯ）の数が多くな
るにつれ、大きくなる。しかしバッファ回路（３０ンが
挿入された場合は、外部からカードの入力容量はメモリ
の数にかかわらず一定で、小さくてすむので、シヌフム
側にとって非常にあつかいやすいものとなる。データバ
スバッファ回路（３３）についても同様のことがいえる
。
１）にバッファ回路（３０）を設けることによりアドレ
スバス（１１）にのるノイズが直接半導体メモリ（９）
（１０）に入らないようにして、誤動作を防止するよ
うにする。また、メモリ（９） （１０）の端子に比べ
てバッファ（３０）の方が静電気耐圧が強いので、バッ
ファ無しに比べて静電気耐圧が強くなる。また、バッフ
ァ回路（３０）が無い場合はアドレスバス（１１）にバ
ラにメモｖ （９） （１０）の端子が接続されるため
入力容量が、メモ！Ｊ （９） （ｌＯ）の数が多くな
るにつれ、大きくなる。しかしバッファ回路（３０ンが
挿入された場合は、外部からカードの入力容量はメモリ
の数にかかわらず一定で、小さくてすむので、シヌフム
側にとって非常にあつかいやすいものとなる。データバ
スバッファ回路（３３）についても同様のことがいえる
。
次に、バッファ回路（３０）、 （３３）のＶｃｃは、
入力側電源からダイオードを介して接続されている。
入力側電源からダイオードを介して接続されている。
こｈは、バッファ回路（３０・（３３）の入力保護回路
から電流が入力側電源にまわり込まないようにするため
のものである。まわり込むと電源切換回路が動作して誤
動作してしまう。これを防止する機能をこのダイオード
は有している。
から電流が入力側電源にまわり込まないようにするため
のものである。まわり込むと電源切換回路が動作して誤
動作してしまう。これを防止する機能をこのダイオード
は有している。
次に各バッファ、デコーダ回路の電源の配線はアドレス
／＜スバツファ回路（３０）、及びデータバスバッファ
回路（３４）はスタンドバイ時は必要ないので、入力側
電源（３ａ）に接続する。デコーダ回路（８）及ヒコン
トロールバスバツファ回路（３５）ｉｄヌタンノドイ時
必要なので、出力側電源（３ｂ）に接続する。
／＜スバツファ回路（３０）、及びデータバスバッファ
回路（３４）はスタンドバイ時は必要ないので、入力側
電源（３ａ）に接続する。デコーダ回路（８）及ヒコン
トロールバスバツファ回路（３５）ｉｄヌタンノドイ時
必要なので、出力側電源（３ｂ）に接続する。
このようにしてスタンドバイ時の電流を低減する、なお
上記実施例ではバッファ及びデコーダをそれぞれ分離し
て考えたが、入力側電源をつかったものと出力側電源を
使ったものそれぞれ１つのＩＣとして考えてもよい。ま
た上記実施例では５ＲＡＶは２コ搭載していたが、数に
制限はない。上記実施例では上位アドレスをデコードさ
せる構成としたが、下位アドレスで行なってもよい。
上記実施例ではバッファ及びデコーダをそれぞれ分離し
て考えたが、入力側電源をつかったものと出力側電源を
使ったものそれぞれ１つのＩＣとして考えてもよい。ま
た上記実施例では５ＲＡＶは２コ搭載していたが、数に
制限はない。上記実施例では上位アドレスをデコードさ
せる構成としたが、下位アドレスで行なってもよい。
なお上記実施例ではＳ ＲＡ、 Ｍ Ｋついてのみ考え
たが、他の半導体記憶素子においても、バッファを入れ
ることは同様の効果がある。
たが、他の半導体記憶素子においても、バッファを入れ
ることは同様の効果がある。
（発明の効果〕
以上のようにこの発明によれば、アドレスバス及びデー
タバスにバッファを挿入し、出力側電源にコントロール
バヌバッファ回路デ：Ｉ −タ回路、ＳＲＡＭの電源を
接続したので、メモリ素子がふえても、入力出力容量が
小さく３しかも電池バックアップ時の電流を小さくし、
耐静電気、耐ノイズにつよい携帯形半導体記憶装置か得
られる効果がある。
タバスにバッファを挿入し、出力側電源にコントロール
バヌバッファ回路デ：Ｉ −タ回路、ＳＲＡＭの電源を
接続したので、メモリ素子がふえても、入力出力容量が
小さく３しかも電池バックアップ時の電流を小さくし、
耐静電気、耐ノイズにつよい携帯形半導体記憶装置か得
られる効果がある。
第１図はこの発明の一実施例による携帯形半導体記憶装
置の回路ブロック図である０第２図は従来の装置の回路
ブロック図である。 図において、（９Ｌ （１０はＳＲＡＭ、（１）は電
源切換回路、（１１）はアドレスバス、（３２）はデー
タバス（３０）はアドレスバスバッファ回路、（３３）
はデータバスバッファ回路、（３ａ）は入力側を源、（
３ｂ）は出力側電源、（３１） （３４）はダイオード
、（８）はデコード回路、 （３５）はコントロールバ
ヌ用バッファ回路である。 なお、図中同一符号は同−又は相当部分を示す。
置の回路ブロック図である０第２図は従来の装置の回路
ブロック図である。 図において、（９Ｌ （１０はＳＲＡＭ、（１）は電
源切換回路、（１１）はアドレスバス、（３２）はデー
タバス（３０）はアドレスバスバッファ回路、（３３）
はデータバスバッファ回路、（３ａ）は入力側を源、（
３ｂ）は出力側電源、（３１） （３４）はダイオード
、（８）はデコード回路、 （３５）はコントロールバ
ヌ用バッファ回路である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 携帯形半導体記憶装置において、内部半導体メモリの
電源を接続し、切断するための電源切換回路と、前記内
部半導体メモリの全入出力バスにバッファ回路を設ける
手段と前記、入出力バスにおいて、アドレス用バツフア
及びデータバス用バッファの電源は前記、電源切換回路
の入力側電源からダイオードを介して接続する手段とし
、前記、半導体メモリのデコード回路及びコントロール
バス用バッファの電源は前記、電源切換回路の出力側電
源と接続とする手段とした事を特徴とする携帯形半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186486A JP2900551B2 (ja) | 1990-07-12 | 1990-07-12 | 携帯形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186486A JP2900551B2 (ja) | 1990-07-12 | 1990-07-12 | 携帯形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478090A true JPH0478090A (ja) | 1992-03-12 |
| JP2900551B2 JP2900551B2 (ja) | 1999-06-02 |
Family
ID=16189331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186486A Expired - Lifetime JP2900551B2 (ja) | 1990-07-12 | 1990-07-12 | 携帯形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900551B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113587A (ja) * | 2010-11-26 | 2012-06-14 | Hitachi Ltd | ディジタル装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928724U (ja) * | 1982-08-16 | 1984-02-22 | 日本電気ホームエレクトロニクス株式会社 | 外部メモリカ−トリツジ |
| JPH01116717A (ja) * | 1987-10-29 | 1989-05-09 | Mitsubishi Electric Corp | メモリカード回路 |
| JPH0227414A (ja) * | 1988-07-18 | 1990-01-30 | Mitsubishi Electric Corp | Ｉｃメモリカード |
-
1990
- 1990-07-12 JP JP2186486A patent/JP2900551B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928724U (ja) * | 1982-08-16 | 1984-02-22 | 日本電気ホームエレクトロニクス株式会社 | 外部メモリカ−トリツジ |
| JPH01116717A (ja) * | 1987-10-29 | 1989-05-09 | Mitsubishi Electric Corp | メモリカード回路 |
| JPH0227414A (ja) * | 1988-07-18 | 1990-01-30 | Mitsubishi Electric Corp | Ｉｃメモリカード |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113587A (ja) * | 2010-11-26 | 2012-06-14 | Hitachi Ltd | ディジタル装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2900551B2 (ja) | 1999-06-02 |
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