JP2535546B2

JP2535546B2 - メモリカ−ド

Info

Publication number: JP2535546B2
Application number: JP62175243A
Authority: JP
Inventors: 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-07-13
Filing date: 1987-07-13
Publication date: 1996-09-18
Anticipated expiration: 2011-09-18
Also published as: JPS6418894A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は情報記憶用メモリを有するメモリカードに
関し、特に外部機器への挿抜時の特性の改善に関する。

〔従来の技術〕

第９図は従来のメモリカードの回路図であり、図にお
いて１は内部電源で、電池2,抵抗3,ダイオード４の直列
回路と、これに並列に接続されたコンデンサ５とで構成
されている。６はスタテックRAM、７〜11は外部機器の
対応するコネクタと嵌合する信号授受用端子で、これら
信号授受用端子７〜11を介して外部機器とスタティック
RAM6の間で信号の授受が行えるようにしてある。このう
ち端子７ではチップイネーブル信号▲▼を、端子８
ではライトイネーブル信号▲▼を、端子９ではアウ
トプットイネーブル信号▲▼をそれぞれ外部機器側
から入力し、また端子10ではアドレスバス信号ADDRESS
を、端子11ではデータバス信号DATAをそれぞれ授受する
ようにしてある。12は外部機器の対応するコネクタと嵌
合する外部電源入力用端子で、この端子12は保護ダイオ
ー13を介して内部電源１に接続され、電池２の電流が外
部電源入力用端子12より外部に流出するのを保護ダイオ
ード13で防止するように構成されている。そして、外部
電源入力用端子12はプルダウン抵抗14を介して接地され
る一方、外部電源入力用端子12とアウトプットイネーブ
ル信号▲▼，アドレスバス信号ADDRESS,データバス
信号DATAの各ラインとの間はプルアップ／ダウン抵抗15
でそれぞれ接続されている。また、内部電源１とチップ
イネーブル信号▲▼およびライトイネーブル信号▲
▼の各ラインとの間はプルアップ抵抗16でそれぞれ
接続され、これによりメモリカードの携帯時や外部機器
から電源入力がないときに、チップイネーブル信号▲
▼，ライトイネーブル信号▲▼の各ラインを内部
電源１でプルアップする一方、アウトプットイネーブル
信号▲▼，アドレスバス信号ADDRESS,データバス信
号DATAの各ラインをプルアップ／ダウン抵抗15およびプ
ルダウン抵抗14を介してプルダウンさせるようにしてあ
る。

従来のメモリカードは上記のような回路構成となって
おり、このメモリカードを携帯している場合、あるいは
外部機器と結合していても外部機器側電源がオフの場
合、外部電源入力用端子12からの電源入力がないので、
内部電源１の電池２電圧がスタティックRAMの電源電圧
となって記憶データが保持される。また、このとき上記
したようにチップイネーブル信号▲▼，ライトイネ
ーブル信号▲▼の各ラインはともに内部電源１によ
りプルアップされているので誤書込みが防止される一
方、アウトプットイネーブル信号▲▼，アドレスバ
ス信号ADDRESS,データバス信号DATAの各ラインはプルア
ップ／ダウン抵抗15,プルダウン抵抗14を通じてプルダ
ウンされているので、記憶データは保持状態に保持され
る。

一方、メモリカードが外部機器に挿入された状態のも
とで外部機器側電源がオンになった場合、その電源電圧
が外部電源入力用端子12より内部電源１に印加される。
一般的にこのときの入力電源電圧は保護ダイオード13の
ドロップ電圧を考慮しても電池２電圧より高く、したが
ってダイオード４がオフして電池２から電流は流れず、
メモリカードの内部回路は外部機器の電源電圧に支配さ
れる。また、この電源入力時には、アウトプットイネー
ブル信号▲▼，アドレスバス信号ADDRESS,データバ
ス信号DATAの各ラインもプルアップ／ダウン抵抗15を介
してプルアップされるので、スタティックRAM6に接続さ
れる全信号ラインがプルアップされることになる。そし
て、以上の状態のもとで外部機器とメモリカード間のイ
ンターフェイスが可能になる。

〔発明が解決しようとする問題点〕

従来のメモリカードは、上記のように内部回路が構成
されているため、外部機器側電源がオンの活性状態でこ
れにメモリカードを挿入すると、メモリカード側の各端
子の電極長のバラツキや外部機器側のコネクタのピン長
のバラツキなどによって、各端子の対応するコネクタと
の嵌合タイミングにバラツキが生じる。すなわち、例え
ば挿入前の各端子の信号レベルが“H"で挿入後“L"に変
わるものとすると、第10図に符号A,B,…,Zで示す各端子
の電極長に差があると、これらの端子の信号波形は挿入
時の短い時間幅W₁内でバラツキが生じ、このバラツキに
より誤書込みなどの誤動作を起し記憶データを破壊する
ことになる。

また、メモリカードの挿入の瞬間に端子とこれに対応
する外部機器側のコネクタが断接を繰り返すことによっ
ても、第11図に示す波形図のように上記断接動作の区間
W₃で信号波形にチャタリングが生じ、これによって同様
に記憶データの破壊が起る。すなわち、例えば第12図に
示すように電源がオンでチップイネーブル信号▲▼
の端子の信号レベルが“L"のとき、ライトイネーブル信
号▲▼の端子でチャタリングW₅が生じると、そのチ
ャタリングの“L"区間におけるアドレスバス信号ADDRES
Sの指示アドレスにその時のデータバス信号DATAの内容
が誤書込みされることになる。

しかも、上記の各状況では、内部電源１と各端子の電
位が不確定であるため、ラッチアップも生じやすく、こ
れにより記憶データを破壊することにもなる。

そして、このような電極長やピン長のバラツキ、端子
・コネクタ間の断接に伴うチャタリングなどによる誤動
作は、活性状態の外部機器からメモリカードを抜く瞬間
（第10図に区間W₂、第11図に区間W₄としてそれぞれ示
す）にも同様に発生する。

さらに、外部機器側電源がオフの状態で機器側のCPU
の異常や外来ノイズ（静電気，電源ノイズ）などが原因
してチップイネーブル信号▲▼やライトイネーブル
信号▲▼が“L"となると、内部電源１の電池２から
これらの信号ラインを経て電流が外部機器側に流出して
しまう問題点もある。

この発明は、このような問題点を解消するためになさ
れたもので、外部機器への挿抜時にチャタリングやラッ
チアップによる誤動作が生じるのを確実に防止すること
ができ、加えて内部電源の外部流出を防止することがで
きるメモリカードを得ることを目的とするものである。

〔問題点を解決するための手段〕

この発明に係るメモリカードは、外部機器との信号授
受用端子とメモリとの間に介在するバッファと、外部機
器へのカード挿入時に他の端子より遅れて外部機器側コ
ネクタと接続される一方、外部機器からのカード離脱時
に他の端子に先立ち外部機器側コネクタから切り離され
る挿抜検知用端子と、この端子の外部機器側コネクタに
対する挿抜状態に応じて挿抜検知信号を出力する挿抜検
知回路と、外部電源入力用端子より電源入力があったと
き電源電圧検知信号を出力する電源電圧検知回路と、挿
抜検知信号と電源電圧検知信号に基づき外部電源入力端
子の外部電源を内部電源に接続する電源接続手段と、外
部電源と内部電源との間が電源接続手段の接続動作によ
り導通したことを示す電源オン信号を生成する電源オン
信号生成手段と、挿抜検知信号と電源オン信号に基づき
バッファをオン・オフ制御するバッファ制御回路とを設
けたものである。

〔作用〕

この発明においては、外部機器へメモリカードが挿入
される場合、外部電源入力端子や信号授受用端子より遅
れて挿抜検知用端子が外部機器側の対応するコネクタに
接続されるので、外部電源入力用端子や信号授受用端子
が外部機器側コネクタに接続されたあとから挿抜検知信
号が出力され、この信号と電源電圧検知信号を受けて電
源接続手段が動作し電源オン信号が出力され、この信号
と電源電圧検知信号を受けてバッファ制御回路がバッフ
ァをオン動作させる時点では外部電源入力用端子や信号
授受用端子でチャタリングなどは生じず、また内部電源
も十分に立ち上っているので、メモリへの誤書き込みや
チッラアップなどの誤動作は生じない。一方、外部機器
からメモリカードを抜く場合には、他の端子に先立ち挿
抜検知用端子が外部機器側コネクタから切り離されるの
で、この切離しに対応する挿抜検知信号を受けるバッフ
ァ制御回路は他の端子とこれらに対応する外部機器側コ
ネクタの間で切離しが始まる前にバッファをオフ状態に
する。

〔実施例〕

第１図はこの発明によるメモリカードの一実施例の内
部回路構成図であり、１〜６上記従来のメモリカードと
同一である。17は信号授受用端子７〜10とスタティック
RAM6を結ぶ信号ラインの途中に設けられた３ステート単
方向バッファ、18は信号授受用端子11とスタティックRA
M6を結ぶ信号ラインの途中に設けられた３ステート双方
向バッファであって、端子７〜10とスタティックRAM6を
結ぶ信号ラインの、単方向バッファ17より端子７〜10側
はそれぞれプルアップ／ダウン抵抗15を介して外部電源
入力用端子12に接続される一方、端子7,8の信号ライン
では単方向バッファ17よりスタティックRAM6側がそれぞ
れプルアップ抵抗16を介して内部電源１に、また端子9,
10の信号ラインでは単方向バッファ17よりスタティック
RAM6側がプルアップ／ダウン抵抗15を介して外部電源入
力用端子12にそれぞれ接続されている。また、信号授受
用端子11の信号ラインでは双方向バッファ18より端子11
側およびスタティックRAM6側ともプルアップ／ダウン抵
抗15を介して外部電源入力用端子12に接続されている。

19はメモリカードの外部機器への挿入タイミングおよ
び外部機器からの切離しタイミングを検出する挿抜検知
用端子であって、その電極長を全端子の電極長のうちで
もっとも短くなるように設定するか、あるいは外部機器
側においてこの挿抜検知用端子19に対応するコネクタの
ピン長を全コネクタのピン長のうちで最も短くなるよう
に設定してある。このため外部機器へメモリカードを挿
入するときは、挿抜検知用端子19は他の端子７〜12に遅
れて外部機器側コネクタに接続される一方、メモリカー
ドを外部機器から抜くときは、他の端子７〜12に先立ち
外部機器側コネクタから切り離される。なお挿抜検知用
端子19に対応する機器側コネクタのピンは接地されてい
る。

20は挿抜検知用端子19の挿抜状態に応じた挿抜検知信
号ａを出力する挿抜検知回路であって、挿抜検知用端子
19に一端を接続した抵抗21と、この抵抗21の他端と接地
間に接続されたコンデンサ22と、一端を外部電源入力用
端子12、他端を前記抵抗21の他端に接続したプルアップ
抵抗23と、入力が抵抗21,23およびコンデンサ22の接続
点に接続されたNOTゲート24からなり、抵抗21およびコ
ンデンサ22からなる時定数回路により挿抜検知用端子19
で生じるチャタリングを除去するように構成されてい
る。25は外部電源入力用端子12に接続された電源電圧検
知回路であって、外部電源入力用端子12に入力される外
部機器側電源の電源電圧をしきい値電圧V_Zと比較するこ
とにより、電源入力があるときは“H"信号，電源入力の
ないときには“L"信号として電源電圧検知信号ｂを出力
するように構成されている。

26は上記挿抜検知信号ａおよび電源電圧検知信号ｂを
入力として、これらの信号に基づき上記した単方向バッ
ファ17および双方向バッファ18をオン・オフ制御するバ
ッファ制御回路である。このバッファ制御回路26は、上
記各信号a,bを入力するオープンコレクタNANDゲート27
の出力側にその“L"信号の出力によってオン動作するト
ランジスタ28,29が組込まれており、一方のトランジス
タ28は保護ダイオード13と並列に接続されて外部電源入
力用端子12と内部電源１の間を結んでいる。またトラン
ジスタ29のオン動作時にそのコレクタ側より“H"信号と
して出力される電源オン信号ｃ、すなわち外部電源入力
用端子12と内部電源１の間がトランジスタ28のオン動作
により導通したことを示す信号と、上記した挿抜検知信
号ａとを入力とするNANDゲート30の出力側が、単方向バ
ッファ17および双方向バッファ18の制御入力にそれぞれ
接続され、このNANDゲート30より出力されるゲート制御
信号ｄにより各バッファ17,18をオン・オフ制御するよ
うに構成されている。31は挿抜検知信号ａのプルダウン
抵抗である。

次に上記実施例の動作を第２図〜第８図を参照しなが
ら、５つのモードに分けて説明する。

モード1:メモリカードが外部機器から切り離されている
携帯時；あるいは外部機器に接続されているが外部機器
側電源がオフの場合；あるいは外部機器側電源がオフの
状態で、これにメモリカードを挿入する場合（第２図は
このときの各信号の波形図を示す）。

この場合は、外部電源入力用端子12からの電源入力が
ないので、これを電源とするNOTゲート24,電源電圧検知
回路25およびオープンコレクタNANDゲート27はともに不
動作の状態にあり、したがってトランジスタ29はオフと
なり、その出力である電源オン信号ｃは“L"レベルとな
る。一方、上記したようにNOTゲート24は不動作の状態
にあるから、その出力である挿抜検知信号ａも“L"レベ
ルであり、このため内部電源１を電源とするNANDゲート
30の出力であるゲート制御信号ｄは“H"レベルとなっ
て、単方向バッファ17および双方向バッファ18はオフ状
態に保持される。このとき、内部電源１の電池２電圧は
上記NANDゲート30のほか、単方向バッファ17,双方向バ
ッファ18,スタティックRAM6に供給される。

そして、単方向バッファ17よりスタティックRAM6側で
のチップイネーブル信号▲▼，ライトイネーブル信
号▲▼の各信号ラインは、プルアップ抵抗16により
アルアップされており、これによりスタティックRAM6の
記憶データは保持状態に維持される。アウトプットイネ
ーブル信号▲▼，アドレスバス信号ADDRESSの信号
ラインの単方向バッファ17よりスタティックRAM6側、お
よびデータバス信号DATAの信号ラインの双方向バッファ
18よりスタティックRAM6側については、プルアップ／ダ
ウン抵抗15と外部電源入力用端子12側のプルダウン抵抗
14を介してプルダウンされている。また信号授受用の全
端子７〜11もプルアップ／ダウン抵抗15,プルダウン抵
抗14を介してプルダウンとなり、“L"レベルで安定して
いる。なお、保護ダイーオード13およびトランジスタ2
8,29がオフ状態にあること、および単方向バッファ17が
オフ状態にあることから、このとき内部電源１の電池２
から外部機器側に電流が流出することはない。

モード2:外部機器にメモリカードが挿入され接続された
状態にあって、外部機器側電源をオフの状態からオンに
する場合（第３図はこのときの各信号の波形図を示
す）。

外部機器側電源がオンされると、その電源電圧の立上
りは保護ダイオード13を介して内部電源１に伝えられ、
この立上りに従って内部電源１の電圧も立ち上がる。す
なわち、内部電源１の電圧が本来の電圧（電池２電圧V_b
からダイオード４のドロップ電圧V_Dを差し引いた値）を
越えて立ち上がるが、他の信号授受用端子７〜11におい
てもプルアップ／ダウン抵抗15を介してほぼ同一電圧が
並行して印加されるので、電源入力の立上りに伴って端
子７〜11と内部電源１の間にラッチアップを起すような
電位差は生じない。

ついで電源入力が電源電圧検知回路25のしきい値電圧
V_Zまで立ち上がると、電源電圧検知回路25の出力である
電源電圧検知信号ａは“H"レベルとなる。一方、異常の
電源入力時に、挿抜検知回路20において抵抗21は外部機
器側で接地されていて、しかも抵抗21の抵抗値R₂₁と抵
抗23の抵抗値R₂₃とはR₂₃≫R₂₁の関係となるように設定
されているため、NOTゲート24の入力段での電圧信号ｅ
はこのとき“L"レベルとなり、したがって挿抜検知回路
20の出力である挿抜検知信号ａは“H"レベルとなる。

そこで、バッファ制御回路26のオープンコレクタNAND
ゲート27の出力は“L"レベルとなる。そして、この出力
信号によりトランジスタ28,29がオン動作し、外部機器
からの電源入力はトランジスタ28を介して内部電源１側
に供給される。また、トランジスタ29のオン動作に伴な
い、その出力である電源オン信号ｃも“H"レベルとな
り、NANDゲート30ではこの電源オン信号ｃと同じく“H"
レベルである挿抜検知信号ａを受けて、その出力である
ゲート制御信号ｄが“L"レベルとなる。

このため、外部機器からのほぼ正規の電源入力がメモ
リカードの内部電源１側に供給された時点で始めて単方
向バッファ17および双方向バッファ18がオン動作して、
外部機器とメモリカードの間でのインターフェイスが可
能となる。したがって、このモード２の場合において、
スタティックRAM6への誤書込みやラッチアップなどの誤
動作はなく、スタティックRAM6の記憶データが破壊され
ることはない。

モード3:モード２において外部機器側電源をオンの状態
からオフにした場合（第４図はこのときの各信号の波形
図を示す）。

外部機器側電源のオフにより電源電圧が電源電圧検知
回路25のしきい値電圧V_Zまで降下すると、電源電圧検知
信号ｂは“L"レベルになり、オープンコレクタNANDゲー
ト27の出力は“H"レベルに反転し、トランジスタ28,29
はオフとなる。そこで、トランジスタ29の出力である電
源オフ信号ｃは“L"レベルに反転し、NANDゲート30の出
力であるゲート制御信号ｄも“H"レベルに反転して単方
向バッファ17および双方向バッファ18がオフとなる。こ
の間、内部電源１の電圧はコンデンサ５の放電電圧によ
り電源入力の降下よりも十分ゆるやかに降下して、最終
的に内部電源１の本体の電圧値に落ち着く。

また、単方向バッファ17、双方向バッファ18のオフに
より、チップイネーブル信号▲▼，ライトイネーブ
ル信号▲▼の各信号ラインの単方向バッファ17より
スタティックRAM6側はプルアップ抵抗16を介して内部電
源１によりプルアップされる一方、プルアップ／ダウン
抵抗15の接続されている各信号ラインは電源入力のオフ
により外部電源入力用端子12側のプルダウン抵抗14を介
してプルダウンされる。そして、内部電源１の電圧は最
終的に電池２より供給される本来の電圧となるので、ス
タティックRAM6の記憶データは保持される。すなわち、
モード１と同じ状態に復帰する。

モード4:外部機器側電源がオンの状態にあるときメモリ
カードを挿入する場合（第５図はこのときの各信号の波
形図を示す）。

外部機器側電源が立上り済みの状態でメモリカードの
挿入が行なわれるため、外部電源入力用端子12からの電
源入力は挿入の瞬間に電源電圧検知回路25のしきい値電
圧V_Zを越えており、電源電圧検知回路25は瞬時に作動
し、これにより“H"レベルの電源電圧検知信号ｂが出力
される。一方、挿入時における挿抜検知用端子19の外部
機器側コネクタとの接続は、他の端子の接続から最も遅
れて行なわれ、端子19が接続される前では挿抜検知信号
ａは“L"レベルであるため、端子19接続前のこの間、単
方向バッファ17,双方向バッファ18はともにオン動作し
ない。したがって、この間に他の信号授受用端子７〜11
でチャタリングが生じても、その影響がスタティックRA
M6に及ぶことはない。また、メモリカード挿入の瞬間、
電源入力は保護ダイオード13を通じて内部電源１に印加
されるので、単方向バッファ17,双方向バッファ18でラ
ッチアップが生じることはない。

そして、挿抜検知用端子19が最後に遅れて外部機器側
コネクタに接続されて、挿抜検知回路20の抵抗21の一端
が外部機器側で接地されると、NOTゲート24の入力段の
電圧信号ｅは“L"レベルとなり、ここで始めて挿抜検知
信号ａは“H"レベルに反転する。そこで、この挿抜検知
信号ａとすでに“H"レベルにある電源電圧検知信号ｂと
を受けるオープンコレクタNANDゲート27の出力は“L"レ
ベルとなり、トランジスタ28,29がオン動作する。この
ためNANDゲート30ではトランジスタ29からの“H"レベル
の電源オン信号ｃと上記した“H"レベルの挿抜検知信号
ａとを受けて“L"レベルのゲート制御信号ｄを出力す
る。これにより単方向バッファ17,双方向バッファ18が
オン動作して、外部機器とインターフェイスが可能にな
る。

なお、挿抜検知用端子19が外部機器側コネクタに接続
される際にチャタリングが生じても、挿抜検知回路20に
おける抵抗21およびコンデンサ22から成る時定数回路の
時定数をチャタリング時間幅に比べ十分大きくしておく
ことにより電圧変化はほとんど生じず、したがってNOT
ゲート24の入力段の電圧信号ｅには第７図に波形図で示
すようにチャタリングＰは反映されず“L"レベルに安定
し、NOTゲート24の出力である挿抜検知信号ａは“H"レ
ベルに保たれる。このような一連の動作によって、この
モードにおけるメモリカード挿入時にチャタリング，ラ
ッチアップは発生せず、スタティックRAM6の記憶データ
は破壊から守られる。

モード5:外部機器側電源がオンの状態にあるときメモリ
カードを外部機器から抜く場合（第６図はこのときの各
信号の波形図を示す）。

外部機器からメモリカードの抜かれるとき、他の端子
７〜12に先立ち、先ず挿抜検知用端子19が外部機器側コ
ネクタから切り離される。このとき外部電源入力用端子
12からは引き続いて外部機器側電源が入力されているの
で、NOTゲート24の入力段の電圧信号ｅは抵抗23を介し
即プルアップされて“H"レベルに反転し、挿抜検知信号
ａは“L"レベルとなる。したがって、挿抜検知用端子19
だけが外部機器側コネクタから切り離された時点でNAND
ゲート30の出力であるゲート制御信号ｄは“H"レベルに
反転して単方向バッファ17,双方向バッファ18がオフと
なり、信号授受用端子７〜11とスタティックRAM6の間は
遮断される。

一方、これに遅れて外部電源入力端子12が外部機器側
コネクタから切り離されると、電源電圧検知回路25は作
動を停止しその出力である電源電圧検知信号ｂは“L"レ
ベルに反転し、トランジスタ28,29もオフとなる。この
ためトランジスタ29の出力である電源オン信号ｃも“L"
レベルに反転する。トランジスタ28がオフしたあと、内
部電源１の電圧はコンデンサ５の放電作用により徐々に
降下して、最終的に本来の電池２電圧に落ち着く。プル
アップ／ダウン抵抗15に接続された各信号ラインも、外
部電源入力用端子12側のプルダウン抵抗14を介してプル
ダウンとなり、メモリカードの内部回路は先述したモー
ド１の状態に安定する。

なお、挿抜検知用端子19が他の端子７〜12に先立ち外
部機器側コネクタから切り離される際にチャタリングが
生じても、挿抜検知回路20の抵抗21およびコンデンサ22
から成る時定数回路の働きによりチャタリングに起因し
て繰り返される電圧変動はわずかであり、したがってNO
Tゲート24の入力段の電圧信号ｅには第８図に波形図で
示すようにこのときのチャタリングＰはほとんど反映さ
れず“H"レベルに安定し、NOTゲート24の出力である挿
抜検知信号ａは“L"レベルに保たれる。以上の一連の動
作によって、チャタリング，ラッチアップによる誤動作
が防止され、スタティックRAM6の記憶データが破壊から
守られる。

なお、上記実施例において、内部電源１とスタティッ
クRAM6を除く他の回路部LSI化することは容易であり、
このような構成とすることにより安価なメモリカードを
得ることができる。また３ステートの単方向バッファ17
および双方向バッファ18は、これに替えてアナログスイ
ッチを用いてもよい。

〔発明の効果〕

以上説明したように、この発明によれば、外部機器へ
メモリカードが挿入される場合には他の端子より遅れて
外部機器側コネクタに接続される一方、外部機器からメ
モリカードが抜かれる場合には他の端子に先立って外部
機器側コネクタから切り離される挿抜検知用端子を設
け、この端子の挿抜状態に応じた挿抜検知信号と外部機
器側電源の入力を表わす電源電圧検知信号とに基づき電
源接続手段を動作させて外部電源を内部電源に接続し、
この接続に応じ生成される電源オン信号と挿抜検知信号
とに基づきバッファをオン・オフ制御して、信号授受用
端子とメモリ間の導通・遮断をはかるように構成したの
で、メモリカードの挿抜に伴うチャタリングやラッチア
ップによって誤動作が発生するのを防止し、メモリの記
憶データを破壊から守ることができ、加えて内部電源の
外部流出も防止することができる。

【図面の簡単な説明】

第１図はこの発明によるメモリカードの一実施例の内部
構成図、第２図〜第６図はそれぞれそのメモリカードの
外部機器への挿抜状態の各モードにおける動作を示す信
号波形図、第７図および第８図はそれぞれその動作にお
けるチャタリング除去作用を示す信号波形図、第９図は
従来のメモリカードの内部回路構成図、第10図および第
11図はそれぞれそのメモリカードにおけるチャタリング
動作を示す信号波形図、第12図はチャタリングに伴う誤
書込み動作を示す信号波形図である。図において、６はスタティックRAM、７〜11は信号授受
用端子、12は外部電源入力用端子、17は単方向バッフ
ァ、18は双方向バッファ、19は挿抜検知用端子、20は挿
抜検知回路、25は電源電圧検知回路、26はバッファ制御
回路である。なお、各図中同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】外部機器との信号授受用端子とメモリとの
間に設けられたバッファ、外部機器へのカード挿入時に
他の端子より遅れて外部機器側コネクタと接続される一
方、外部機器からのカード離脱時に他の端子に先立ち外
部機器側コネクタから切り離される挿抜検知用端子、こ
の端子の外部機器側コネクタに対する挿抜状態に応じて
挿抜検知信号を出力する挿抜検知回路、外部電源入力用
端子より外部電源入力があったとき電源電圧検知信号を
出力する電源電圧検知回路、前記挿抜検知信号と前記電
源電圧検知信号に基づき前記外部電源入力端子の外部電
源を内部電源に接続する電源接続手段、前記外部電源と
前記内部電源との間が前記電源接続手段の接続動作によ
り導通したことを示す電源オン信号を生成する電源オン
信号生成手段、前記押抜検知信号と前記電源オン信号に
基づき前記バッファをオン・オフ制御するバッファ制御
回路を備えたメモリカード。
【請求項２】電源電圧検知信号が無いとき全外部端子を
プルダウンする、特許請求の範囲第１項記載のメモリカ
ード。
【請求項３】挿抜検知用端子の挿抜時のチャタリングを
防止するための抵抗およびコンデンサより成る時定数回
路をさらに備えた、特許請求の範囲第１項記載のメモリ
カード。