JP3077552B2 - データ記憶回路のバックアップ装置 - Google Patents
データ記憶回路のバックアップ装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、入力データを記憶部
に記憶するデータ記憶回路において、電源遮断によるリ
セット時のデータのバックアップを行うバックアップ装
置に関する。
に記憶するデータ記憶回路において、電源遮断によるリ
セット時のデータのバックアップを行うバックアップ装
置に関する。
【０００２】
【従来の技術】自動車用の電子制御ユニットにおいて、
近年マイクロコンピュータ（以下マイコンという）を用
いることが一般的になっているが、このようなマイコン
へのデータの記憶は、図６に示すように、例えば特開昭
４７−１２８５７号公報に記載の如き構成の半導体情報
記憶装置から成るいわゆるマイコン１の内部ＲＡＭ２に
必要なデータを書き込むことにより行われる。
近年マイクロコンピュータ（以下マイコンという）を用
いることが一般的になっているが、このようなマイコン
へのデータの記憶は、図６に示すように、例えば特開昭
４７−１２８５７号公報に記載の如き構成の半導体情報
記憶装置から成るいわゆるマイコン１の内部ＲＡＭ２に
必要なデータを書き込むことにより行われる。
【０００３】ところで、バッテリ交換時やエンジン始動
時におけるバッテリの電圧変動により電圧低下が生じる
と、マイコンのリセット回路が動作してマイコンにリセ
ットがかかり、ＲＡＭに記憶されたデータが消滅してし
まうため、図７に示すように、バッテリとは別に電池か
ら成るバックアップ電源３を設け、バッテリの電圧が所
定のしきい値以下に低下した場合に、バックアップ電源
３によりマイコン１に電源供給し、ＲＡＭ２の記憶デー
タの消滅を防止することや、図８或いは図９に示すよう
に、マイコン１の内部或いは外部にＥＥＰＲＯＭ４を設
け、必要なデータをこのＥＥＰＲＯＭ４に書き込むこと
などが考えられている。
時におけるバッテリの電圧変動により電圧低下が生じる
と、マイコンのリセット回路が動作してマイコンにリセ
ットがかかり、ＲＡＭに記憶されたデータが消滅してし
まうため、図７に示すように、バッテリとは別に電池か
ら成るバックアップ電源３を設け、バッテリの電圧が所
定のしきい値以下に低下した場合に、バックアップ電源
３によりマイコン１に電源供給し、ＲＡＭ２の記憶デー
タの消滅を防止することや、図８或いは図９に示すよう
に、マイコン１の内部或いは外部にＥＥＰＲＯＭ４を設
け、必要なデータをこのＥＥＰＲＯＭ４に書き込むこと
などが考えられている。
【０００４】
【発明が解決しようとする課題】しかし、従来のように
バックアップ電源３やＥＥＰＲＯＭ４を追加する場合、
プリント基板におけるこれらの追加部品の占有面積が極
めて大きく、装置全体の大型化を招くおそれがある。
バックアップ電源３やＥＥＰＲＯＭ４を追加する場合、
プリント基板におけるこれらの追加部品の占有面積が極
めて大きく、装置全体の大型化を招くおそれがある。
【０００５】そこで、この発明は、上記のような問題点
を解消するためになされたもので、簡単な構成により、
データのバックアップを行えるようにすることを目的と
する。
を解消するためになされたもので、簡単な構成により、
データのバックアップを行えるようにすることを目的と
する。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
“ハイ”，“ロー”のビット内容の入力データを記憶部
に記憶するデータ記憶回路において、電源電圧をモニタ
し前記電源電圧が所定のしきい値以下に低下したときに
リセット信号を発生するモニタ部と、一定時間毎に前記
入力データのビット内容を読取りその“ハイ”，“ロ
ー”の内容に応じて第１，第２の制御信号をそれぞれ出
力する制御部と、前記第１の制御信号の入力により出力
がハイになる第１出力部と、前記第２の制御信号の入力
により出力がハイになる第２出力部と、前記第１出力部
の出力端とアースとの間に設けられ前記第１出力部のハ
イ出力により充電されるコンデンサと、前記コンデンサ
の放電路に設けられ前記第２出力部のハイ出力により動
作し前記放電路を閉路して前記コンデンサを放電させる
スイッチング素子と、前記コンデンサの前記第１出力部
の出力端側の電位が入力される入力部と、リセットがか
かるとリセット解除後にリセット直前の前記入力部の出
力レベルをビットデータとして前記記憶部に書き込む書
込部とを備えたことを特徴としている。
“ハイ”，“ロー”のビット内容の入力データを記憶部
に記憶するデータ記憶回路において、電源電圧をモニタ
し前記電源電圧が所定のしきい値以下に低下したときに
リセット信号を発生するモニタ部と、一定時間毎に前記
入力データのビット内容を読取りその“ハイ”，“ロ
ー”の内容に応じて第１，第２の制御信号をそれぞれ出
力する制御部と、前記第１の制御信号の入力により出力
がハイになる第１出力部と、前記第２の制御信号の入力
により出力がハイになる第２出力部と、前記第１出力部
の出力端とアースとの間に設けられ前記第１出力部のハ
イ出力により充電されるコンデンサと、前記コンデンサ
の放電路に設けられ前記第２出力部のハイ出力により動
作し前記放電路を閉路して前記コンデンサを放電させる
スイッチング素子と、前記コンデンサの前記第１出力部
の出力端側の電位が入力される入力部と、リセットがか
かるとリセット解除後にリセット直前の前記入力部の出
力レベルをビットデータとして前記記憶部に書き込む書
込部とを備えたことを特徴としている。
【０００７】また、データが複数ビットの場合には、請
求項２記載のように、前記第１出力部，第２出力部，入
力部，コンデンサ及びスイッチング素子をそれぞれ複数
ずつ備えるとよい。
求項２記載のように、前記第１出力部，第２出力部，入
力部，コンデンサ及びスイッチング素子をそれぞれ複数
ずつ備えるとよい。
【０００８】
【作用】この発明においては、一定時間毎に入力データ
のビット内容に応じた第１，第２の制御信号が制御部か
ら出力され、第１の制御信号が出力された場合には第１
出力部のハイ出力によりコンデンサが充電され、第２の
制御信号が出力された場合には第２出力部によりコンデ
ンサの放電路が閉路されてコンデンサが放電されるよう
にしているので、電源電圧がしきい値以下に低下し、モ
ニタ部からのリセット信号によるリセットによって記憶
部の記憶内容が消滅しても、リセット解除後にリセット
直前のコンデンサの充電による入力部のハイ出力、コン
デンサの放電による入力部のロー出力が記憶すべきデー
タとして記憶部に書き込まれる。
のビット内容に応じた第１，第２の制御信号が制御部か
ら出力され、第１の制御信号が出力された場合には第１
出力部のハイ出力によりコンデンサが充電され、第２の
制御信号が出力された場合には第２出力部によりコンデ
ンサの放電路が閉路されてコンデンサが放電されるよう
にしているので、電源電圧がしきい値以下に低下し、モ
ニタ部からのリセット信号によるリセットによって記憶
部の記憶内容が消滅しても、リセット解除後にリセット
直前のコンデンサの充電による入力部のハイ出力、コン
デンサの放電による入力部のロー出力が記憶すべきデー
タとして記憶部に書き込まれる。
【０００９】このとき、第１の制御信号が出力されると
きには、リセット直前の入力データは“ハイ”であり、
第２の制御信号が出力されるときには、リセット直前の
入力データは“ロー”であるため、モニタ部からリセッ
ト信号が発生される前後で同じビット内容のデータが記
憶部に記憶される。
きには、リセット直前の入力データは“ハイ”であり、
第２の制御信号が出力されるときには、リセット直前の
入力データは“ロー”であるため、モニタ部からリセッ
ト信号が発生される前後で同じビット内容のデータが記
憶部に記憶される。
【００１０】また、請求項２記載のように、第１出力
部，第２出力部，入力部，コンデンサ及びスイッチング
素子をそれぞれ複数ずつ備えることにより、複数ビット
のデータを記憶する場合にも適用が可能となる。
部，第２出力部，入力部，コンデンサ及びスイッチング
素子をそれぞれ複数ずつ備えることにより、複数ビット
のデータを記憶する場合にも適用が可能となる。
【００１１】
【実施例】図１はこの発明の一実施例のブロック図、図
２，図３は動作説明図、図４，図５は動作説明用のフロ
ーチャートである。
２，図３は動作説明図、図４，図５は動作説明用のフロ
ーチャートである。
【００１２】図１に示すように、自動車のバッテリ＋Ｂ
の端子電圧（＋１２Ｖ）が定電圧回路１１により降圧さ
れてマイコン１２の電源端子に供給され、例えば東芝製
の型番ＴＡ８０３０Ｆの電圧モニタ回路等から成るモニ
タ部１３により、定電圧回路１１の出力電圧がモニタさ
れることによって電源電圧がモニタされ、電源電圧がマ
イコン１２の動作に支障が出る程度に相当する所定のし
きい値以下に低下したときに、モニタ部１３からリセッ
ト信号が発生されるようになっている。
の端子電圧（＋１２Ｖ）が定電圧回路１１により降圧さ
れてマイコン１２の電源端子に供給され、例えば東芝製
の型番ＴＡ８０３０Ｆの電圧モニタ回路等から成るモニ
タ部１３により、定電圧回路１１の出力電圧がモニタさ
れることによって電源電圧がモニタされ、電源電圧がマ
イコン１２の動作に支障が出る程度に相当する所定のし
きい値以下に低下したときに、モニタ部１３からリセッ
ト信号が発生されるようになっている。
【００１３】また、記憶部であるマイコン１２内部のＲ
ＡＭ１２ａには“ハイ”，“ロー”のビット内容の入力
データが記憶されるが、マイコン１２のリセット部１２
ｂにモニタ部１３からのリセット信号が入力されると、
マイコン１２がリセット状態となってＲＡＭ１２ａの記
憶データが消滅してしまうことから、これを防止するた
めに、後述するコンデンサＣの充放電電位を、抵抗Ｒ１
を介してマイコン１２の第１入力部１２ｃに入力し、リ
セット解除後にこの第１入力部１２ｃの出力をバックア
ップデータとしてＲＡＭ１２ａに記憶させるようにして
いる。
ＡＭ１２ａには“ハイ”，“ロー”のビット内容の入力
データが記憶されるが、マイコン１２のリセット部１２
ｂにモニタ部１３からのリセット信号が入力されると、
マイコン１２がリセット状態となってＲＡＭ１２ａの記
憶データが消滅してしまうことから、これを防止するた
めに、後述するコンデンサＣの充放電電位を、抵抗Ｒ１
を介してマイコン１２の第１入力部１２ｃに入力し、リ
セット解除後にこの第１入力部１２ｃの出力をバックア
ップデータとしてＲＡＭ１２ａに記憶させるようにして
いる。
【００１４】ところで、読取部として機能するマイコン
１２の制御部１２ｄにより、一定時間毎に入力データの
ビット内容（“ハイ”か“ロー”か）が読み取られ、読
み取られたデータの“ハイ”または“ロー”の内容に応
じて第１または第２の制御信号が第１出力部１２ｅまた
は第２出力部１２ｆにそれぞれ出力される。
１２の制御部１２ｄにより、一定時間毎に入力データの
ビット内容（“ハイ”か“ロー”か）が読み取られ、読
み取られたデータの“ハイ”または“ロー”の内容に応
じて第１または第２の制御信号が第１出力部１２ｅまた
は第２出力部１２ｆにそれぞれ出力される。
【００１５】このとき、制御部１２ｄは書込部としても
機能し、入力データをＲＡＭ１２ａに書き込むようにな
っており、更にマイコン１２に内蔵のＲＯＭ１２ｇには
制御プログラムが格納され、第２入力部１２ｈへは外部
からの制御入力が入り、第３出力部１２ｉからは制御部
１２ｄの制御による制御出力が出るようになっている。
機能し、入力データをＲＡＭ１２ａに書き込むようにな
っており、更にマイコン１２に内蔵のＲＯＭ１２ｇには
制御プログラムが格納され、第２入力部１２ｈへは外部
からの制御入力が入り、第３出力部１２ｉからは制御部
１２ｄの制御による制御出力が出るようになっている。
【００１６】そして、第１出力部１２ｅに上記した第１
の制御信号が入力されると、第１出力部１２ｅの出力レ
ベルが所定時間ハイとなって出力ポートＰ１のレベルが
ハイになり、第１出力部１２ｅの出力端とアースとの間
に設けられたコンデンサＣがダイオードＤ及び抵抗Ｒ２
を介して充電され、コンデンサＣの第１出力部１２ｅの
出力端側の電位（Ａ点の電位）がハイとなり、コンデン
サＣが充電される。
の制御信号が入力されると、第１出力部１２ｅの出力レ
ベルが所定時間ハイとなって出力ポートＰ１のレベルが
ハイになり、第１出力部１２ｅの出力端とアースとの間
に設けられたコンデンサＣがダイオードＤ及び抵抗Ｒ２
を介して充電され、コンデンサＣの第１出力部１２ｅの
出力端側の電位（Ａ点の電位）がハイとなり、コンデン
サＣが充電される。
【００１７】一方、抵抗Ｒ３とＮＰＮトランジスタＱと
の直列回路がコンデンサＣに並列に接続されてコンデン
サＣの放電路を形成しており、第２出力部１２ｆに上記
した第２の制御信号が入力されると、第２出力部１２ｆ
の出力レベルが所定時間ハイとなって出力ポートＰ２の
レベルがハイになり、出力ポートＰ２のハイ出力によっ
て抵抗Ｒ４を介しトランジスタＱのベース電位がハイに
なってトランジスタＱがオンし、コンデンサＣの放電路
が閉路されてコンデンサＣが放電する。
の直列回路がコンデンサＣに並列に接続されてコンデン
サＣの放電路を形成しており、第２出力部１２ｆに上記
した第２の制御信号が入力されると、第２出力部１２ｆ
の出力レベルが所定時間ハイとなって出力ポートＰ２の
レベルがハイになり、出力ポートＰ２のハイ出力によっ
て抵抗Ｒ４を介しトランジスタＱのベース電位がハイに
なってトランジスタＱがオンし、コンデンサＣの放電路
が閉路されてコンデンサＣが放電する。
【００１８】尚、コンデンサＣは自己放電を行うため、
電源電圧低下時の保持可能時間はコンデンサＣの容量の
選択により適宜決定される。
電源電圧低下時の保持可能時間はコンデンサＣの容量の
選択により適宜決定される。
【００１９】ところで、電源電圧がしきい値以下に低下
してモニタ部１３からリセット信号が発生され、マイコ
ンがリセット状態となってＲＡＭ１２ａの記憶データが
消滅しても、上記したようにリセット直前に読み取られ
た入力データのビット内容に応じた第１，第２出力部１
２ｅ，１２ｆの出力によりコンデンサＣが充放電され、
電源復帰によるリセット解除後に、コンデンサＣの充放
電によるＡ点の電位が入力ポートＰｉを介して第１入力
部１２ｃに入力され、入力ポートＰｉの“ハイ”，“ロ
ー”のレベルが制御部１２ｄにより記憶すべきバックア
ップデータとしてＲＡＭ１２ａに書き込まれる。
してモニタ部１３からリセット信号が発生され、マイコ
ンがリセット状態となってＲＡＭ１２ａの記憶データが
消滅しても、上記したようにリセット直前に読み取られ
た入力データのビット内容に応じた第１，第２出力部１
２ｅ，１２ｆの出力によりコンデンサＣが充放電され、
電源復帰によるリセット解除後に、コンデンサＣの充放
電によるＡ点の電位が入力ポートＰｉを介して第１入力
部１２ｃに入力され、入力ポートＰｉの“ハイ”，“ロ
ー”のレベルが制御部１２ｄにより記憶すべきバックア
ップデータとしてＲＡＭ１２ａに書き込まれる。
【００２０】このとき、第１の制御信号が出力されると
きには、リセット直前の入力データは“ハイ”であり、
第２の制御信号が出力されるときにはリセット直前の入
力データは“ロー”であるため、モニタ部１３からリセ
ット信号が発生される前後で同じビット内容のデータが
ＲＡＭ１２ａに記憶されることになる。
きには、リセット直前の入力データは“ハイ”であり、
第２の制御信号が出力されるときにはリセット直前の入
力データは“ロー”であるため、モニタ部１３からリセ
ット信号が発生される前後で同じビット内容のデータが
ＲＡＭ１２ａに記憶されることになる。
【００２１】つぎに、図２，図３に示すタイミングチャ
ートにより動作説明する。
ートにより動作説明する。
【００２２】マイコン１２の定常のデータ記憶動作につ
いて説明すると、図２に示すように、入力データが“ハ
イ”であるとすると、制御部１２ｄにより読み取られた
入力データの“ハイ”に応じて第１の制御信号が出力さ
れ、この第１の制御信号により第１出力部１２ｅの出力
レベルがｔ時間ハイとなって出力ポートＰ１のレベルが
ハイになり、コンデンサＣが充電されてＡ点の電位がハ
イとなる。
いて説明すると、図２に示すように、入力データが“ハ
イ”であるとすると、制御部１２ｄにより読み取られた
入力データの“ハイ”に応じて第１の制御信号が出力さ
れ、この第１の制御信号により第１出力部１２ｅの出力
レベルがｔ時間ハイとなって出力ポートＰ１のレベルが
ハイになり、コンデンサＣが充電されてＡ点の電位がハ
イとなる。
【００２３】一方、図２に示すように、入力データが
“ロー”であるとすると、制御部１２ｄにより読み取ら
れた入力データの“ロー”に応じて第２の制御信号が出
力され、この第２の制御信号により第２出力部１２ｆの
出力レベルがｔ時間ハイとなって出力ポートＰ２のレベ
ルがハイになり、トランジスタＱがオンしてコンデンサ
Ｃの放電路が閉路され、コンデンサＣが放電してＡ点の
電位がローとなる。
“ロー”であるとすると、制御部１２ｄにより読み取ら
れた入力データの“ロー”に応じて第２の制御信号が出
力され、この第２の制御信号により第２出力部１２ｆの
出力レベルがｔ時間ハイとなって出力ポートＰ２のレベ
ルがハイになり、トランジスタＱがオンしてコンデンサ
Ｃの放電路が閉路され、コンデンサＣが放電してＡ点の
電位がローとなる。
【００２４】このとき、第１，第２出力部１２ｅ，１２
ｆの出力がハイとなる時間ｔは、コンデンサＣが十分に
充電，放電できる時間に設定されている。
ｆの出力がハイとなる時間ｔは、コンデンサＣが十分に
充電，放電できる時間に設定されている。
【００２５】そして、図３に示すように、定常値Ｖcの
電源電圧が電圧変動によりマイコン１２が動作に支障を
来すしきい値Ｖthまで低下すると、上記したモニタ部１
３からのリセット信号によりマイコン１２はリセットが
かかってその動作を停止し、ＲＡＭ１２ａの記憶データ
も消滅するが、電源復帰してマイコン１２のリセットが
解除されると、上記したようにコンデンサＣの充放電に
よるＡ点の電位に基づく入力ポートＰｉの“ハイ”，
“ロー”が制御部１２ｄによりバックアップデータとし
てＲＡＭ１２ａに書き込まれる。
電源電圧が電圧変動によりマイコン１２が動作に支障を
来すしきい値Ｖthまで低下すると、上記したモニタ部１
３からのリセット信号によりマイコン１２はリセットが
かかってその動作を停止し、ＲＡＭ１２ａの記憶データ
も消滅するが、電源復帰してマイコン１２のリセットが
解除されると、上記したようにコンデンサＣの充放電に
よるＡ点の電位に基づく入力ポートＰｉの“ハイ”，
“ロー”が制御部１２ｄによりバックアップデータとし
てＲＡＭ１２ａに書き込まれる。
【００２６】つぎに、一連の動作について図４及び図５
のフローチャートを参照して説明する。
のフローチャートを参照して説明する。
【００２７】図４に示すように、電源が立ち上がると、
マイコン１２の初期設定が行われ（ステップＳ１）、入
力データのビット内容が“ハイ”か“ロー”かの判定が
なされ（ステップＳ２）、この判定結果が“ハイ”であ
れば、制御部１２ｄの書込制御によって、ＲＡＭ１２ａ
により“ハイ”のデータが記憶され（ステップＳ３）、
判定結果が“ロー”であれば、制御部１２ｄの書込制御
によって、ＲＡＭ１２ａにより“ロー”のデータが記憶
され（ステップＳ４）、その後マイコン１２がリセット
状態になったときのバックアップデータ保持のためのメ
インルーチンに移行する。
マイコン１２の初期設定が行われ（ステップＳ１）、入
力データのビット内容が“ハイ”か“ロー”かの判定が
なされ（ステップＳ２）、この判定結果が“ハイ”であ
れば、制御部１２ｄの書込制御によって、ＲＡＭ１２ａ
により“ハイ”のデータが記憶され（ステップＳ３）、
判定結果が“ロー”であれば、制御部１２ｄの書込制御
によって、ＲＡＭ１２ａにより“ロー”のデータが記憶
され（ステップＳ４）、その後マイコン１２がリセット
状態になったときのバックアップデータ保持のためのメ
インルーチンに移行する。
【００２８】そして、図５に示すように、入力データの
ビット内容が“ハイ”か“ロー”かの判定がなされ（ス
テップＴ１）、この判定結果が“ハイ”であれば、制御
部１２ｄからの第１の制御信号により第１出力部１２ｅ
の出力がハイとなって出力ポートＰ１がハイとなり、こ
の出力ポートＰ１のハイによってコンデンサＣが充電さ
れ（ステップＴ２）、一方判定結果が“ロー”であれ
ば、制御部１２ｄからの第２の制御信号により第２出力
部１２ｆの出力がローとなって出力ポートＰ２がローと
なり、この出力ポートＰ２のハイによってトランジスタ
ＱがオンしてコンデンサＣが放電し（ステップＴ３）、
その後次の処理に移行する。
ビット内容が“ハイ”か“ロー”かの判定がなされ（ス
テップＴ１）、この判定結果が“ハイ”であれば、制御
部１２ｄからの第１の制御信号により第１出力部１２ｅ
の出力がハイとなって出力ポートＰ１がハイとなり、こ
の出力ポートＰ１のハイによってコンデンサＣが充電さ
れ（ステップＴ２）、一方判定結果が“ロー”であれ
ば、制御部１２ｄからの第２の制御信号により第２出力
部１２ｆの出力がローとなって出力ポートＰ２がローと
なり、この出力ポートＰ２のハイによってトランジスタ
ＱがオンしてコンデンサＣが放電し（ステップＴ３）、
その後次の処理に移行する。
【００２９】この図５に示すルーチンにより、マイコン
１２にリセットがかかるとリセット直前の入力データの
“ハイ”，“ロー”のビット内容に応じてコンデンサＣ
が充，放電され、リセット解除後にコンデンサＣの充放
電によるＡ点の電位に基づく入力ポートＰｉの“ハ
イ”，“ロー”のレベルが制御部１２ｄによりバックア
ップデータとしてＲＡＭ１２ａに書き込まれる。
１２にリセットがかかるとリセット直前の入力データの
“ハイ”，“ロー”のビット内容に応じてコンデンサＣ
が充，放電され、リセット解除後にコンデンサＣの充放
電によるＡ点の電位に基づく入力ポートＰｉの“ハ
イ”，“ロー”のレベルが制御部１２ｄによりバックア
ップデータとしてＲＡＭ１２ａに書き込まれる。
【００３０】従って、リセット信号の入力直前のデータ
のビット内容に応じた第１，第２の制御信号により第
１，第２出力部１２ｅ，１２ｆの出力がそれぞれハイと
なり、第１出力部１２ｅのハイ出力によりコンデンサＣ
を充電し、第２出力部１２ｆのハイ出力によりトランジ
スタＱをオンしてコンデンサＣを放電し、リセット解除
後にコンデンサＣの充放電によるＡ点の電位に基づく入
力ポートＰｉのハイ，ローレベルをＲＡＭ１２ａに書き
込むため、第１の制御信号の出力時にはリセット直前の
入力データは“ハイ”であり、第２の制御信号の出力時
にはリセット直前の入力データは“ロー”であることか
ら、モニタ部１３からリセット信号が発生される前後で
同じビットデータをＲＡＭ１２ａに記憶保持でき、従来
のようにバックアップ電源やＥＥＰＲＯＭなどを追加す
ることなく、簡単な構成によりデータのバックアップを
行うことができる。
のビット内容に応じた第１，第２の制御信号により第
１，第２出力部１２ｅ，１２ｆの出力がそれぞれハイと
なり、第１出力部１２ｅのハイ出力によりコンデンサＣ
を充電し、第２出力部１２ｆのハイ出力によりトランジ
スタＱをオンしてコンデンサＣを放電し、リセット解除
後にコンデンサＣの充放電によるＡ点の電位に基づく入
力ポートＰｉのハイ，ローレベルをＲＡＭ１２ａに書き
込むため、第１の制御信号の出力時にはリセット直前の
入力データは“ハイ”であり、第２の制御信号の出力時
にはリセット直前の入力データは“ロー”であることか
ら、モニタ部１３からリセット信号が発生される前後で
同じビットデータをＲＡＭ１２ａに記憶保持でき、従来
のようにバックアップ電源やＥＥＰＲＯＭなどを追加す
ることなく、簡単な構成によりデータのバックアップを
行うことができる。
【００３１】なお、上記実施例では入力データが１ビッ
トの場合を示したが、他の実施例として、入力データが
２ビットの場合の装置の構成は、図１の第１入力部１２
ｃ，第１，第２出力部１２ｅ，１２ｆ，コンデンサＣ，
ダイオードＤ，抵抗Ｒ１〜Ｒ４及びトランジスタＱをも
う１組設ければよく、これによって上記実施例と同等の
効果を得ることができる。
トの場合を示したが、他の実施例として、入力データが
２ビットの場合の装置の構成は、図１の第１入力部１２
ｃ，第１，第２出力部１２ｅ，１２ｆ，コンデンサＣ，
ダイオードＤ，抵抗Ｒ１〜Ｒ４及びトランジスタＱをも
う１組設ければよく、これによって上記実施例と同等の
効果を得ることができる。
【００３２】さらに、入力データが４ビット，８ビット
の場合には、これらの回路を合計４組，８組設け、上記
回路を入力データのビット数に応じた組数設けることに
なる。
の場合には、これらの回路を合計４組，８組設け、上記
回路を入力データのビット数に応じた組数設けることに
なる。
【００３３】また、コンデンサＣの放電路を閉路して放
電させるスイッチング素子は上記したトランジスタに限
るものではなく、第２出力部１２ｆのハイ出力により動
作してコンデンサＣの放電路を閉路しうるものであれば
よい。
電させるスイッチング素子は上記したトランジスタに限
るものではなく、第２出力部１２ｆのハイ出力により動
作してコンデンサＣの放電路を閉路しうるものであれば
よい。
【００３４】
【発明の効果】以上のように、この発明によれば、一定
時間毎に入力データのビット内容に応じた第１，第２の
制御信号が制御部から出力され、第１の制御信号が出力
される場合にはリセット直前における入力データは“ハ
イ”であり、第２の制御信号が出力される場合にはリセ
ット直前における入力データは“ロー”であり、リセッ
トがかかるとリセット解除後に、これら第１，第２制御
信号による第１，第２出力部の出力時のコンデンサの充
放電電位を、バックアップデータとして記憶部に記憶す
るため、モニタ部からリセット信号が発生される前後で
同じビット内容のデータを記憶部に記憶保持でき、従来
のようにバックアップ電源やＥＥＰＲＯＭなどを追加す
ることなく、簡単な構成によりデータのバックアップを
行うことが可能となり、マイコンを使用した自動車用の
電子制御ユニット等に好適である。
時間毎に入力データのビット内容に応じた第１，第２の
制御信号が制御部から出力され、第１の制御信号が出力
される場合にはリセット直前における入力データは“ハ
イ”であり、第２の制御信号が出力される場合にはリセ
ット直前における入力データは“ロー”であり、リセッ
トがかかるとリセット解除後に、これら第１，第２制御
信号による第１，第２出力部の出力時のコンデンサの充
放電電位を、バックアップデータとして記憶部に記憶す
るため、モニタ部からリセット信号が発生される前後で
同じビット内容のデータを記憶部に記憶保持でき、従来
のようにバックアップ電源やＥＥＰＲＯＭなどを追加す
ることなく、簡単な構成によりデータのバックアップを
行うことが可能となり、マイコンを使用した自動車用の
電子制御ユニット等に好適である。
【図１】この発明の一実施例のブロック図である。
【図２】一実施例の動作説明図である。
【図３】一実施例の動作説明図である。
【図４】一実施例の動作説明用のフローチャートであ
る。
る。
【図５】一実施例の動作説明用のフローチャートであ
る。
る。
【図６】従来例のブロック図である。
【図７】従来例のブロック図である。
【図８】従来例のブロック図である。
【図９】従来例のブロック図である。
１２ マイコン １２ａ ＲＡＭ １２ｃ 第１入力部 １２ｄ 制御部 １２ｅ 第１出力部 １２ｆ 第２出力部 Ｃ コンデンサ Ｑ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 1/00 - 1/26 G06F 11/34
Claims (3)
- 【請求項１】 “ハイ”，“ロー”のビット内容の入力
データを記憶部に記憶するデータ記憶回路において、 電源電圧をモニタし前記電源電圧が所定のしきい値以下
に低下したときにリセット信号を発生するモニタ部と、一定時間毎に 前記入力データのビット内容を読取りその
“ハイ”，“ロー”の内容に応じて第１，第２の制御信
号をそれぞれ出力する制御部と、 前記第１の制御信号の入力により出力がハイになる第１
出力部と、 前記第２の制御信号の入力により出力がハイになる第２
出力部と、 前記第１出力部の出力端とアースとの間に設けられ前記
第１出力部のハイ出力により充電されるコンデンサと、 前記コンデンサの放電路に設けられ前記第２出力部のハ
イ出力により動作し前記放電路を閉路して前記コンデン
サを放電させるスイッチング素子と、 前記コンデンサの前記第１出力部の出力端側の電位が入
力される入力部と、リセットがかかると リセット解除後にリセット直前の前
記入力部の出力レベルをビットデータとして前記記憶部
に書き込む書込部とを備えたことを特徴とするデータ記
憶回路のバックアップ装置。 - 【請求項２】 第１出力部，第２出力部，前記入力部，
コンデンサ及びスイッチング素子をそれぞれ複数ずつ備
えて成ることを特徴とする請求項１記載のデータ記憶回
路のバックアップ装置。 - 【請求項３】 前記スイッチング素子がトランジスタか
ら成ることを特徴とする請求項１または２記載のデータ
記憶回路のバックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07069802A JP3077552B2 (ja) | 1995-03-28 | 1995-03-28 | データ記憶回路のバックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07069802A JP3077552B2 (ja) | 1995-03-28 | 1995-03-28 | データ記憶回路のバックアップ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272700A JPH08272700A (ja) | 1996-10-18 |
| JP3077552B2 true JP3077552B2 (ja) | 2000-08-14 |
Family
ID=13413250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07069802A Expired - Fee Related JP3077552B2 (ja) | 1995-03-28 | 1995-03-28 | データ記憶回路のバックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077552B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078256B2 (en) | 2002-10-10 | 2011-12-13 | Visualsonics Inc. | Integrated multi-rail imaging system |
-
1995
- 1995-03-28 JP JP07069802A patent/JP3077552B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078256B2 (en) | 2002-10-10 | 2011-12-13 | Visualsonics Inc. | Integrated multi-rail imaging system |
| US8945014B2 (en) | 2002-10-10 | 2015-02-03 | Fujifilm Sonosite, Inc. | Integrated multi-rail imaging system |
| US9474498B2 (en) | 2002-10-10 | 2016-10-25 | Fujifilm Sonosite, Inc. | Integrated multi-rail imaging system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08272700A (ja) | 1996-10-18 |
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