JPH054039Y2 - - Google Patents
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- Publication number
- JPH054039Y2 JPH054039Y2 JP1985112773U JP11277385U JPH054039Y2 JP H054039 Y2 JPH054039 Y2 JP H054039Y2 JP 1985112773 U JP1985112773 U JP 1985112773U JP 11277385 U JP11277385 U JP 11277385U JP H054039 Y2 JPH054039 Y2 JP H054039Y2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- memory
- signal
- voltage drop
- Prior art date
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- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 8
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、パワーダウン（電源断）時に
CMOSメモリ等のメモリ内容を破壊しないよう
にしたメモリ制御回路に関する。
CMOSメモリ等のメモリ内容を破壊しないよう
にしたメモリ制御回路に関する。
（従来の技術）
従来、パワーダウンが発生した場合にメモリを
保護すべく作動するメモリの制御回路は第４図に
示すように、電圧低下検知回路に出力をパワーダ
ウン信号としてメモリのチツプセレクトに入力す
る構成としてある。
保護すべく作動するメモリの制御回路は第４図に
示すように、電圧低下検知回路に出力をパワーダ
ウン信号としてメモリのチツプセレクトに入力す
る構成としてある。
（考案が解決しようとする問題点）
上述した従来のメモリ制御回路においては、第
５図に示すように、電圧低下検知回路の出力がパ
ワーダウン状態になつた際にメモリライト信号が
出力されていたとすると（図中のt1）、電圧低下
検知回路の出力がモメリのチツプセレクト入力と
なるように接続してあるため、メモリがデイスイ
ネーブル状態となつてデータが正常に書込めずメ
モリの内容を破壊するおそれがあるという問題点
があつた。
５図に示すように、電圧低下検知回路の出力がパ
ワーダウン状態になつた際にメモリライト信号が
出力されていたとすると（図中のt1）、電圧低下
検知回路の出力がモメリのチツプセレクト入力と
なるように接続してあるため、メモリがデイスイ
ネーブル状態となつてデータが正常に書込めずメ
モリの内容を破壊するおそれがあるという問題点
があつた。
なお、このような問題点を解決する手段として
中央演算処理装置に対し、電源断時の防護措置を
とるもの（特開昭53−105935号）などがあるが、
これらの装置（あるいは回路）では、主電源の出
力レベルを検出する検出回路の他に、停動作が異
常になる主電源の電圧レベルになるまでに中央演
算処理装置が１命令を実行し終わる設定電圧を設
定する装置、検出回路を出力を設定信号で比較
し、中央演算処理装置に出力するタイミング装置
などが必要で、構成が複雑で規模が大きくなると
いう欠点がある。
中央演算処理装置に対し、電源断時の防護措置を
とるもの（特開昭53−105935号）などがあるが、
これらの装置（あるいは回路）では、主電源の出
力レベルを検出する検出回路の他に、停動作が異
常になる主電源の電圧レベルになるまでに中央演
算処理装置が１命令を実行し終わる設定電圧を設
定する装置、検出回路を出力を設定信号で比較
し、中央演算処理装置に出力するタイミング装置
などが必要で、構成が複雑で規模が大きくなると
いう欠点がある。
本考案の目的は、パワーダウン状態となつた際
のメモリライト信号を有効にすることによつて、
メモリの内容の破壊を防ぎ、従来のメモリ装置に
簡単に付加することができるようなメモリ制御回
路を提供することにある。
のメモリライト信号を有効にすることによつて、
メモリの内容の破壊を防ぎ、従来のメモリ装置に
簡単に付加することができるようなメモリ制御回
路を提供することにある。
（問題点を解決するための手段）
前記目的を達成するため本考案によるメモリ制
御回路は、電圧低下検知回路と、この電圧低下検
知回路の出力とメモリライト信号を入力とする
AND回路と、このAND回路の出力をセツト入力
とし、前記電圧低下検知回路の出力をクロツク入
力とするフリツプフロツプ回路とよりなり、前記
フリツプフロツプ回路出力をメモリ制御信号と
し、メモリ書き込み側の状態にとらわれず、パワ
ーダウンした際に出力されているメモリ信号を有
効にする構成としてある。
御回路は、電圧低下検知回路と、この電圧低下検
知回路の出力とメモリライト信号を入力とする
AND回路と、このAND回路の出力をセツト入力
とし、前記電圧低下検知回路の出力をクロツク入
力とするフリツプフロツプ回路とよりなり、前記
フリツプフロツプ回路出力をメモリ制御信号と
し、メモリ書き込み側の状態にとらわれず、パワ
ーダウンした際に出力されているメモリ信号を有
効にする構成としてある。
（実施例）
以下、本考案の実施例を図面にもとづいて詳細
に説明する。
に説明する。
第１図は、本考案の基本的な回路からなる第一
実施例の回路図、第２図は本考案の実用的な回路
からなる第二実施例の回路図、第３図は第二実施
例の動作を示すタイムチヤート図である。
実施例の回路図、第２図は本考案の実用的な回路
からなる第二実施例の回路図、第３図は第二実施
例の動作を示すタイムチヤート図である。
これらの図面において、１は電圧低下検知回路
であり、電源が切れたり、著しく電圧が低下した
ような場合に異状を検知して信号を出力する。２
はANDゲートで、電圧低下検知回路１の出力と
メモリライト信号をその入力としている。３はフ
リツプフロツプ回路で、ANDゲート２の出力を
セツト入力するとともに、電圧低下検知回路１の
出力をクロツク入力するように接続してある。
であり、電源が切れたり、著しく電圧が低下した
ような場合に異状を検知して信号を出力する。２
はANDゲートで、電圧低下検知回路１の出力と
メモリライト信号をその入力としている。３はフ
リツプフロツプ回路で、ANDゲート２の出力を
セツト入力するとともに、電圧低下検知回路１の
出力をクロツク入力するように接続してある。
第２図に示す第二実施例のものは、第一実施例
の回路にNORゲート４とパワーオンリセツト回
路５を付加したもので、NORゲート４の出力を
フリツプフロツプ回路３にクロツク入力とすると
ともに、NORゲート４に電圧低下検知回路１の
出力とパワーオンリセツト回路５の出力を入力す
る構成としてある。
の回路にNORゲート４とパワーオンリセツト回
路５を付加したもので、NORゲート４の出力を
フリツプフロツプ回路３にクロツク入力とすると
ともに、NORゲート４に電圧低下検知回路１の
出力とパワーオンリセツト回路５の出力を入力す
る構成としてある。
第二実施例のメモリ制御回路の働きを第３図の
タイムチヤートに沿つて説明する。
タイムチヤートに沿つて説明する。
本回路では、電圧低下検知回路１の出力が信号
Ａのようになる。また、パワーオンリセツト回路
５の出力は信号Ｂのようになる。パワーオンリセ
ツト回路５は、電源立上げ時の電圧不安定の期間
中メモリをデイスイネーブルするためにある。
今、信号Ａ、信号ＢがNORゲート４に入いると、 Low→Highの信号が発生し、フリツプフロツプ
３のOA入力の状態がTO出力に出る（第３図の
t1）。したがつて、信号Ｃをメモリのチツプセレ
クト入力に接続することにより、メモリはイネー
ブルな状態になる。
Ａのようになる。また、パワーオンリセツト回路
５の出力は信号Ｂのようになる。パワーオンリセ
ツト回路５は、電源立上げ時の電圧不安定の期間
中メモリをデイスイネーブルするためにある。
今、信号Ａ、信号ＢがNORゲート４に入いると、 Low→Highの信号が発生し、フリツプフロツプ
３のOA入力の状態がTO出力に出る（第３図の
t1）。したがつて、信号Ｃをメモリのチツプセレ
クト入力に接続することにより、メモリはイネー
ブルな状態になる。
パワーダウンになると、信号Ａは立上がり、
（第３図のt2）、メモリライト信号が出力されてい
なければ信号Ｃも実線のように立上がり、メモリ
はデイスイネーブル状態になる。もし、第５図に
示すように、信号Ａの立上がり時、すなわちパワ
ーダウン時にメモリライト信号が出力されている
場合、メモリライト信号がLowの間はANDゲー
ト２の出力がLowになり、フリツプフロツプ３
はセツトされない。メモリライト信号がHighに
なればフリツプフロツプ３のセツト入力はHigh
になり、信号ＣもHighになる（第３図のt3）。こ
れにより、信号Ｃの立上がりは実線の位置から点
線の位置になり、パワーダウン時に出力されてい
るメモリライト信号を有効にすることができる。
（第３図のt2）、メモリライト信号が出力されてい
なければ信号Ｃも実線のように立上がり、メモリ
はデイスイネーブル状態になる。もし、第５図に
示すように、信号Ａの立上がり時、すなわちパワ
ーダウン時にメモリライト信号が出力されている
場合、メモリライト信号がLowの間はANDゲー
ト２の出力がLowになり、フリツプフロツプ３
はセツトされない。メモリライト信号がHighに
なればフリツプフロツプ３のセツト入力はHigh
になり、信号ＣもHighになる（第３図のt3）。こ
れにより、信号Ｃの立上がりは実線の位置から点
線の位置になり、パワーダウン時に出力されてい
るメモリライト信号を有効にすることができる。
（考案の効果）
以上説明したように本考案は、電圧低下検知回
路以外にANDゲート，フリツプフロツプを有し、
電圧低下検知回路の出力とメモリライト信号をそ
のANDゲートの入力に、ANDゲートの出力をフ
リツプフロツプのセツト入力に、電圧低下検知回
路の出力をフリツプフロツプのクロツク入力に接
続し、前記フリツプフロツプ出力をメモリ制御信
号にするという簡単な回路構成により、パワーダ
ウン時に出力されているメモリライト信号を有効
にし、メモリ内容の破壊を防ぐことができる効果
がある。しかも本実施例は、中央演算処理装置に
手を加えることなく、簡単に従来装置に付加する
ことができるので、低い所要経費で十分な改善効
果を上げることができる。
路以外にANDゲート，フリツプフロツプを有し、
電圧低下検知回路の出力とメモリライト信号をそ
のANDゲートの入力に、ANDゲートの出力をフ
リツプフロツプのセツト入力に、電圧低下検知回
路の出力をフリツプフロツプのクロツク入力に接
続し、前記フリツプフロツプ出力をメモリ制御信
号にするという簡単な回路構成により、パワーダ
ウン時に出力されているメモリライト信号を有効
にし、メモリ内容の破壊を防ぐことができる効果
がある。しかも本実施例は、中央演算処理装置に
手を加えることなく、簡単に従来装置に付加する
ことができるので、低い所要経費で十分な改善効
果を上げることができる。
第１図は本考案のメモリ制御回路の第一実施例
の回路図、第２図は本考案の第二実施例の回路
図、第３図は第二実施例の回路の動作説明図、第
４図は従来のメモリ制御回路図、第５図は従来回
路の動作説明図を示す。 １……電圧低下検知回路、２……AND回路、
３……フリツプフロツプ回路。
の回路図、第２図は本考案の第二実施例の回路
図、第３図は第二実施例の回路の動作説明図、第
４図は従来のメモリ制御回路図、第５図は従来回
路の動作説明図を示す。 １……電圧低下検知回路、２……AND回路、
３……フリツプフロツプ回路。
Claims (1)
- 【実用新案登録請求の範囲】 電圧低下検知回路と、 この電圧低下検知回路の出力とメモリライト信
号を入力するとAND回路と、 このAND回路の出力をセツト入力とし、前記
電圧低下検知回路の出力をクロツク入力とするフ
リツプフロツプ回路とよりなり、 前記フリツプフロツプ回路出力をメモリ制御信
号とすることを特徴とした制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985112773U JPH054039Y2 (ja) | 1985-07-23 | 1985-07-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985112773U JPH054039Y2 (ja) | 1985-07-23 | 1985-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223349U JPS6223349U (ja) | 1987-02-12 |
| JPH054039Y2 true JPH054039Y2 (ja) | 1993-02-01 |
Family
ID=30993958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985112773U Expired - Lifetime JPH054039Y2 (ja) | 1985-07-23 | 1985-07-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054039Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334432A (ja) | 1994-06-07 | 1995-12-22 | Hitachi Ltd | メモリ制御回路 |
| JP2010054217A (ja) * | 2008-08-26 | 2010-03-11 | Denso Corp | 電圧低下検出回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105935A (en) * | 1977-02-28 | 1978-09-14 | Toshiba Corp | Service interruption detector for electronic computer |
| JPS6072012A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | メモリのバッテリバックアップ回路 |
-
1985
- 1985-07-23 JP JP1985112773U patent/JPH054039Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105935A (en) * | 1977-02-28 | 1978-09-14 | Toshiba Corp | Service interruption detector for electronic computer |
| JPS6072012A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | メモリのバッテリバックアップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223349U (ja) | 1987-02-12 |
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