JPH04205193A - マイコンのスリープ及びウェイクアップ制御回路 - Google Patents
マイコンのスリープ及びウェイクアップ制御回路Info
- Publication number
- JPH04205193A JPH04205193A JP2328959A JP32895990A JPH04205193A JP H04205193 A JPH04205193 A JP H04205193A JP 2328959 A JP2328959 A JP 2328959A JP 32895990 A JP32895990 A JP 32895990A JP H04205193 A JPH04205193 A JP H04205193A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- output
- rom
- becomes
- sleep
- Prior art date
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- Pending
Links
- 230000007958 sleep Effects 0.000 title claims abstract description 19
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 description 2
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Selective Calling Equipment (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重伝送方式に係り、特に自動車内などでの
多重伝送によるマイコンシステムの低消費電力回路に好
適なスリープ及びウェイクアップ制御回路に関する。
多重伝送によるマイコンシステムの低消費電力回路に好
適なスリープ及びウェイクアップ制御回路に関する。
従来、マイコンシステムのスリープ制御については、低
電圧リセット回路のみでマイコンへ外部リセットをかけ
てスリープさせる方式をとっている。
電圧リセット回路のみでマイコンへ外部リセットをかけ
てスリープさせる方式をとっている。
上記従来技術は、マイコンシステム供給電源によるもの
であって、外部入力信号の割込みに対して、スリープ及
びウェイクアップ制御の配慮がされてし)なかった。
であって、外部入力信号の割込みに対して、スリープ及
びウェイクアップ制御の配慮がされてし)なかった。
本発明の目的は、スリープ及びウェイクアップ制御にお
いて、ROMのイネーブルなどの順序が正常に行なわれ
るように、マイコンの割込入力回路に遅延回路を設けた
ことにある。
いて、ROMのイネーブルなどの順序が正常に行なわれ
るように、マイコンの割込入力回路に遅延回路を設けた
ことにある。
上記目的を達成するために、従来の低電圧リセット回路
の他に、マイコンの割込み端子に割込入力回路を設けた
。その中味は、通信割込み信号入力、直接入力、ROM
のCE信号出力端子を制御要素としたものである。
の他に、マイコンの割込み端子に割込入力回路を設けた
。その中味は、通信割込み信号入力、直接入力、ROM
のCE信号出力端子を制御要素としたものである。
割込入力回路に設けた遅延回路により、マイコンがウェ
イクアップ及びスリープする時などに、周辺のICやR
OMなどの起動順序を設定でき、システムの誤動作をす
ることがない。
イクアップ及びスリープする時などに、周辺のICやR
OMなどの起動順序を設定でき、システムの誤動作をす
ることがない。
以下、本発明の一実施例を第1図により説明する。
まず、マイコンシステムが定常状態からスリープ状態に
入る時の説明をする。IC14からの外部入力がなく、
通信回路からの外部割込みもなくスリープ状態に入る条
件がそろった時、IC14の出力はLo、IRQ−Cは
、Hiとなり、IC11の出力はHi、ICl0の出力
はHiとなる。
入る時の説明をする。IC14からの外部入力がなく、
通信回路からの外部割込みもなくスリープ状態に入る条
件がそろった時、IC14の出力はLo、IRQ−Cは
、Hiとなり、IC11の出力はHi、ICl0の出力
はHiとなる。
そして、プログラムにより、Poは、Hiとなる。
この時、IC12の出力はLoとなるはずだが、抵抗2
0とコンデンサ30で作られた遅延回路により、Hユか
らLoに畝るまで少しの時間遅れを生じる。
0とコンデンサ30で作られた遅延回路により、Hユか
らLoに畝るまで少しの時間遅れを生じる。
この時間の間にマイコン100は、プログラムを一巡し
てスリープする。その後IC12の出力がLoとなり、
トランジスタ40はOFFし、ROMのCE端子がHi
になりROMはディセーブルされ、マイコンシステムは
スリープ状態に入る。
てスリープする。その後IC12の出力がLoとなり、
トランジスタ40はOFFし、ROMのCE端子がHi
になりROMはディセーブルされ、マイコンシステムは
スリープ状態に入る。
次に、スリープ状態から定常状態ヘラエイフアップする
時を説明する。
時を説明する。
ウェイクアップには、通信LSIからの人力割込IRQ
−Cによる場合とIC14の人力による直接入力の場合
とがある。ここでは後者の場合を用いてウェイクアップ
状態への移項を説明する。
−Cによる場合とIC14の人力による直接入力の場合
とがある。ここでは後者の場合を用いてウェイクアップ
状態への移項を説明する。
まず、直接入力により、IC14の出力がHiになり、
スリープ状態では、POはHiとなるよう設定しである
為、IC11の出力はLoとなり、IRQはLoとなり
、マイコン100に割込みがかかる。よって、IC12
の出力はLOからHiとなり、Tr、40がONt、、
ROMのCEはLoとなりイネーブルされる。そして、
プログラムによりPoはLOになる。すると、ICII
の出力はLoからHiとなり、I C1,0はHiとな
る。これにより割込みは解除され、マイコンシステムは
、定常状態となる。
スリープ状態では、POはHiとなるよう設定しである
為、IC11の出力はLoとなり、IRQはLoとなり
、マイコン100に割込みがかかる。よって、IC12
の出力はLOからHiとなり、Tr、40がONt、、
ROMのCEはLoとなりイネーブルされる。そして、
プログラムによりPoはLOになる。すると、ICII
の出力はLoからHiとなり、I C1,0はHiとな
る。これにより割込みは解除され、マイコンシステムは
、定常状態となる。
本発明によれば、マイコンシステムのウェイクアップ時
のROMイネーブル誤動作とかスリープ時のROMディ
セーブルによるマイコンメモリーRAMm壊などが防げ
る。
のROMイネーブル誤動作とかスリープ時のROMディ
セーブルによるマイコンメモリーRAMm壊などが防げ
る。
第1図は、本発明の実施例の回路図を示す。
10.11,12,13,14.−oジツクエCl2O
,21・・・抵抗、30.31・・・コンデンサ、40
・・・トランジスタ、100・・・マイクロコンピュー
タ第1図 μコン
,21・・・抵抗、30.31・・・コンデンサ、40
・・・トランジスタ、100・・・マイクロコンピュー
タ第1図 μコン
Claims (1)
- 1、データ処理装置と通信処理装置とを備えた車輌用マ
イコン制御システムにおいて、定常動作状態からスリー
プ状態に移項する時、マイコンをスリープ状態にしてか
らROMがディセーブルされるようにした遅延回路を設
けたことを特徴とするマイコンのスリープ及びウエイク
アップ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2328959A JPH04205193A (ja) | 1990-11-30 | 1990-11-30 | マイコンのスリープ及びウェイクアップ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2328959A JPH04205193A (ja) | 1990-11-30 | 1990-11-30 | マイコンのスリープ及びウェイクアップ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04205193A true JPH04205193A (ja) | 1992-07-27 |
Family
ID=18216025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2328959A Pending JPH04205193A (ja) | 1990-11-30 | 1990-11-30 | マイコンのスリープ及びウェイクアップ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04205193A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05119880A (ja) * | 1991-09-03 | 1993-05-18 | Murata Mfg Co Ltd | マイクロプロセツサシステム |
-
1990
- 1990-11-30 JP JP2328959A patent/JPH04205193A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05119880A (ja) * | 1991-09-03 | 1993-05-18 | Murata Mfg Co Ltd | マイクロプロセツサシステム |
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