JPS6016982Y2 - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPS6016982Y2 JPS6016982Y2 JP10593279U JP10593279U JPS6016982Y2 JP S6016982 Y2 JPS6016982 Y2 JP S6016982Y2 JP 10593279 U JP10593279 U JP 10593279U JP 10593279 U JP10593279 U JP 10593279U JP S6016982 Y2 JPS6016982 Y2 JP S6016982Y2
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- type fet
- potential side
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案はリセット回路に係り、特に大規模集積回路にお
いて電源投入時内部の動作状態を決定するためのパワー
オン型リセット回路に関する。
いて電源投入時内部の動作状態を決定するためのパワー
オン型リセット回路に関する。
従来のこの種のパワーオンリセット回路を第１図に示す
。
。
この従来のパワーオン型リセット回路はディプレッショ
ン型ＭＯ５ＦＥＴＱ□１とコンデンサＣ１□を直列に接
続腰端子ａのレベルを電源投入時、ある一定時間接地電
位（Ｌレベル）に保ちそのとき０ＵＴ１に現われるレベ
ルを電源電圧（Ｖｃｃ）のレベル（Ｈレベル）に持って
行キ、ソれをリセット信号として使用するものである。
ン型ＭＯ５ＦＥＴＱ□１とコンデンサＣ１□を直列に接
続腰端子ａのレベルを電源投入時、ある一定時間接地電
位（Ｌレベル）に保ちそのとき０ＵＴ１に現われるレベ
ルを電源電圧（Ｖｃｃ）のレベル（Ｈレベル）に持って
行キ、ソれをリセット信号として使用するものである。
しかし、電源投入時にＶｃｃの立ち上がりの遅い電源を
用いた場合、端子ａのレベルをＬレベルに保つことが出
来ず、このための０ＵＴｌのレベルは次段のＭＯ５ＦＥ
ＴＱ２１のしきい値電圧（ＶＴ）を越えず、正常なリセ
ット動作を行わず、内部状態が不定のままであることが
あった。
用いた場合、端子ａのレベルをＬレベルに保つことが出
来ず、このための０ＵＴｌのレベルは次段のＭＯ５ＦＥ
ＴＱ２１のしきい値電圧（ＶＴ）を越えず、正常なリセ
ット動作を行わず、内部状態が不定のままであることが
あった。
本考案は、そのような従来例の欠点を除去するようにし
たものであり、電源投入時Ｖｃｃの立ち上がりの遅い電
源を使用しても、正常なリセット動作を行い、所望の内
部状態を決定することを目的としている。
たものであり、電源投入時Ｖｃｃの立ち上がりの遅い電
源を使用しても、正常なリセット動作を行い、所望の内
部状態を決定することを目的としている。
本考案の特徴は、１は電源電圧が投入された後、該電圧
の瞬時電圧が実際に所定の電圧に達したときになって初
めて電圧レベルが変化する信号を得る第１の手段と、該
第１の手段の該信号を遅延させる第２の手段とを備えた
リセット回路にあり、特に前記第１の手段がエンハンス
メント型ＦＥＴとディプレッション型ＦＥＴとの直列体
を備えている点にある。
の瞬時電圧が実際に所定の電圧に達したときになって初
めて電圧レベルが変化する信号を得る第１の手段と、該
第１の手段の該信号を遅延させる第２の手段とを備えた
リセット回路にあり、特に前記第１の手段がエンハンス
メント型ＦＥＴとディプレッション型ＦＥＴとの直列体
を備えている点にある。
本考案は例えば、電源電圧ＶｃｃよりｖＴ分だけ低下し
たレベルを発生する回路と、ＣＲの時定数とによりこの
レベルの変化の遅延を行わせる回路とを備えたリセット
回路で、これら回路がリセットするための信号が重畳す
るように結合した事を特徴とする。
たレベルを発生する回路と、ＣＲの時定数とによりこの
レベルの変化の遅延を行わせる回路とを備えたリセット
回路で、これら回路がリセットするための信号が重畳す
るように結合した事を特徴とする。
本考案を図面に基づいて説明する。
第２図は、本考案の一実施例の回路構成を示すものであ
り、Ｖｃｃより低いレベルを発生する回路Ａ及び、Ａの
出力のレベルを反転させるＭＯＳＦＥＴ Ｑ、、 Ｑ、
２と、レベルの変化の遅延を行わせる回路Ｂ、及びＢの
出力のレベルを反転させるＭＯＳＦＥＴ Ｑ７□。
り、Ｖｃｃより低いレベルを発生する回路Ａ及び、Ａの
出力のレベルを反転させるＭＯＳＦＥＴ Ｑ、、 Ｑ、
２と、レベルの変化の遅延を行わせる回路Ｂ、及びＢの
出力のレベルを反転させるＭＯＳＦＥＴ Ｑ７□。
Ｔ８゜とで構成されている。
ＭＯＳＦＥＴ Ｑ４□がオンするのは、端子ｂ１のレベ
ルがＭＯＳＦＥＴＱ、２の■アラ越えた時で、端子ｂ１
のレベルは、エンハンスメント型ＭＯ３ＦＥＴＱ１□の
■１及びディプレッション型ＭＯ３ＦＥＴＱ２゜の抵抗
分で決まり、Ｖｃｃより低くなる。
ルがＭＯＳＦＥＴＱ、２の■アラ越えた時で、端子ｂ１
のレベルは、エンハンスメント型ＭＯ３ＦＥＴＱ１□の
■１及びディプレッション型ＭＯ３ＦＥＴＱ２゜の抵抗
分で決まり、Ｖｃｃより低くなる。
その端子ｂ１とＶｃｃのレベルの差を利用し、Ｖｃｃが
立ち上がって行く過程においてＭＯＳＦＥＴ Ｑ４２が
オンして端子ｂ２のレベルがＭＯＳＦＥＴ Ｑ５□の■
１よりも下がるまではＭＯＳＦＥＴＱ５□はオン状態で
あり端子ｂ３は、Ｌレベルを保持しリセット信号として
使用する０ＵＴ２のレベルはＨレベルになる。
立ち上がって行く過程においてＭＯＳＦＥＴ Ｑ４２が
オンして端子ｂ２のレベルがＭＯＳＦＥＴ Ｑ５□の■
１よりも下がるまではＭＯＳＦＥＴＱ５□はオン状態で
あり端子ｂ３は、Ｌレベルを保持しリセット信号として
使用する０ＵＴ２のレベルはＨレベルになる。
端子ｂ１のレベルがＭＯＳＦＥＴＱ、２の■アを越える
とＭＯＳＦＥＴＱ４２はオン状態となり、それによって
ＭＯＳＦＥＴ Ｑｓ。
とＭＯＳＦＥＴＱ４２はオン状態となり、それによって
ＭＯＳＦＥＴ Ｑｓ。
がオフ状態となる。そして、端子ｂ３はＭＯＳＦＥＴ
Ｑｅ□とコンデンサＣ２□によりある一定時間遅れてＨ
レベルになり０ＵＴ２は、Ｌレベル状態になりリセット
信号は解除される。
Ｑｅ□とコンデンサＣ２□によりある一定時間遅れてＨ
レベルになり０ＵＴ２は、Ｌレベル状態になりリセット
信号は解除される。
すなわち、本考案の構成により、Ａでレベルを決定し、
Ｂで遅延を行うという２段構えにより確実なかつ安定し
たリセット信号を発生させ、Ｖｃｃの立ち上がりの速さ
には、関係なく電源投入時に不定な内部状態を決定する
ことができる効果がある。
Ｂで遅延を行うという２段構えにより確実なかつ安定し
たリセット信号を発生させ、Ｖｃｃの立ち上がりの速さ
には、関係なく電源投入時に不定な内部状態を決定する
ことができる効果がある。
第１図は、従来のパワーオン型リセット回路の構成を示
す回路図である。 第２図は、本考案の一実施例の構成を示す回路図である
。 図中、Ｑ□１．Ｑ１□〜Ｑ８□・・・・・・ＭＯＳＦＥ
Ｔ、 Ｃ１□。 Ｃ１゜、Ｃ２□・・・コンデンサ、Ａ・・・・・・電源
電圧よりも低い所定電圧を保持する回路、Ｂ・・・・・
・レベル信号を遅延する回路。
す回路図である。 第２図は、本考案の一実施例の構成を示す回路図である
。 図中、Ｑ□１．Ｑ１□〜Ｑ８□・・・・・・ＭＯＳＦＥ
Ｔ、 Ｃ１□。 Ｃ１゜、Ｃ２□・・・コンデンサ、Ａ・・・・・・電源
電圧よりも低い所定電圧を保持する回路、Ｂ・・・・・
・レベル信号を遅延する回路。
Claims (1)
- 高電位側に接続されたエンハンスメント型ＦＥＴと低電
位側に接続されたディプレッション型ＦＥＴとを直列に
接続し、その接続点と低電位側とを容量結合することに
より該接続点から電源電圧より低い出力レベルをうるよ
うにした第１の回路と、ディプレッション型ＦＥＴを負
荷、エンハンスメント型ＦＥＴをドライバーとし、電源
電圧レベルとほぼ等しい出力レベルをうる２個のトラン
ジスタからなる第１乃至第３のインバータ回路とをカス
ケード接続し、第２のインバータ回路の出力と前記低電
位側とを容量を介して結合することによって遅延作用を
もたせ、前記第３のインバータ回路の出力をリセット信
号として取り出したことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10593279U JPS6016982Y2 (ja) | 1979-07-31 | 1979-07-31 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10593279U JPS6016982Y2 (ja) | 1979-07-31 | 1979-07-31 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5622612U JPS5622612U (ja) | 1981-02-28 |
| JPS6016982Y2 true JPS6016982Y2 (ja) | 1985-05-25 |
Family
ID=29338580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10593279U Expired JPS6016982Y2 (ja) | 1979-07-31 | 1979-07-31 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016982Y2 (ja) |
-
1979
- 1979-07-31 JP JP10593279U patent/JPS6016982Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5622612U (ja) | 1981-02-28 |
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