JPS6124848B2 - - Google Patents
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- Publication number
- JPS6124848B2 JPS6124848B2 JP52154449A JP15444977A JPS6124848B2 JP S6124848 B2 JPS6124848 B2 JP S6124848B2 JP 52154449 A JP52154449 A JP 52154449A JP 15444977 A JP15444977 A JP 15444977A JP S6124848 B2 JPS6124848 B2 JP S6124848B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output signal
- output
- time constant
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、初期状態設定回路（オートクリア
回路）に関する。
回路）に関する。
電子式卓上計算機等のデイジタル制御回路にあ
つては、種々の記憶回路を有し、電源投入時に
は、これらの内容が不定であるので、これらをク
リアして一定の初期値に設定してから動作させる
必要がある。
つては、種々の記憶回路を有し、電源投入時に
は、これらの内容が不定であるので、これらをク
リアして一定の初期値に設定してから動作させる
必要がある。
これを電源投入時に自動的に行なうのがオート
クリア回路である。
クリア回路である。
電源電圧の立ち上りを利用したオートクリア回
路として、第３図に示すような回路がある。この
回路は、電源電圧が電子回路の最低動作電圧を超
えた所定の電圧になつたことを検出して、電源投
入から上記電圧検出に至るまでの間の電源電圧信
号をクリア信号として用いるものである。すなわ
ち、電源電圧を入力信号とする第１のソースフオ
ロワ回路Q1，Q2と、このソースフオロワ出力を
入力とする第２のソースフオロワ回路Q3，Q4
と、この第２のソースフオロワ出力を入力とし
て、クリア信号ACLを形成するインバータ回路
Q5，Q6とによりオートクリア回路を構成するも
のである。この回路において、第２のソースフオ
ロワ出力は、MISFET Q1，Q3がオンした後に出
力されたものであることより、電源電圧ＶDDが少
なくとも２倍のしきい値電圧以上、換言すれば、
電子回路の最低動作電圧を超えた後、インバータ
回路のMISFET Q6がオンして、クリア信号を解
除するものであるため、上記MISFET Q1，Q3が
オンした時点からインバータ回路が反転出力を形
成するまでの間に電子回路はクリア動作を行なう
ものである。
路として、第３図に示すような回路がある。この
回路は、電源電圧が電子回路の最低動作電圧を超
えた所定の電圧になつたことを検出して、電源投
入から上記電圧検出に至るまでの間の電源電圧信
号をクリア信号として用いるものである。すなわ
ち、電源電圧を入力信号とする第１のソースフオ
ロワ回路Q1，Q2と、このソースフオロワ出力を
入力とする第２のソースフオロワ回路Q3，Q4
と、この第２のソースフオロワ出力を入力とし
て、クリア信号ACLを形成するインバータ回路
Q5，Q6とによりオートクリア回路を構成するも
のである。この回路において、第２のソースフオ
ロワ出力は、MISFET Q1，Q3がオンした後に出
力されたものであることより、電源電圧ＶDDが少
なくとも２倍のしきい値電圧以上、換言すれば、
電子回路の最低動作電圧を超えた後、インバータ
回路のMISFET Q6がオンして、クリア信号を解
除するものであるため、上記MISFET Q1，Q3が
オンした時点からインバータ回路が反転出力を形
成するまでの間に電子回路はクリア動作を行なう
ものである。
この回路にあつては、電源電圧の立ち上り速度
が数10ｍｓある場合は、電子回路のクリア動作が
なされるが、電源電圧の立ち上りが速くなると上
記クリア動作期間が短かくなりクリア動作が完全
になされなくなる虞れが生じ、電源電圧の立ち上
りの速いものには適用できないという問題があ
る。
が数10ｍｓある場合は、電子回路のクリア動作が
なされるが、電源電圧の立ち上りが速くなると上
記クリア動作期間が短かくなりクリア動作が完全
になされなくなる虞れが生じ、電源電圧の立ち上
りの速いものには適用できないという問題があ
る。
この発明は、電源電圧の立ち上りに無関係に確
実に動作するオートクリア回路を提供するためな
された。
実に動作するオートクリア回路を提供するためな
された。
この発明は、時定数回路を設けることにより、
電源電圧の立ち上りの速いものに適用できるよう
にしたものである。
電源電圧の立ち上りの速いものに適用できるよう
にしたものである。
本発明に従えば、電源電圧が所定の電位に達す
ることにより、出力信号を形成する電圧検出回路
と、上記電圧検出回路の出力信号により、その動
作が制御される時定数回路であつて、上記電圧検
出回路の出力信号に応答してから所定時間後に、
出力信号の変化を与えるための時定数回路と、上
記時定数回路の出力信号の変化に応答するように
結合され、上記所定時間内において第１の出力信
号を与え、上記所定時間経過後において第２の出
力信号を与える出力回路とを有する、電源投入に
応答して電子回路を初期状態に設定するための初
期状態設定回路であつて、上記出力回路は、一対
のインバータ回路が交差結合されたラツチ回路に
よつて構成され、該ラツチ回路は、電源投入に応
答して第１の状態に設定されることによつて、上
記第１の出力信号を与え、かつ、上記時定数回路
の出力信号の変化に応答して上記第１の状態と反
転した第２の状態に設定されることによつて、上
記第２の出力信号を与えるように構成されてなる
ことを特徴とする。
ることにより、出力信号を形成する電圧検出回路
と、上記電圧検出回路の出力信号により、その動
作が制御される時定数回路であつて、上記電圧検
出回路の出力信号に応答してから所定時間後に、
出力信号の変化を与えるための時定数回路と、上
記時定数回路の出力信号の変化に応答するように
結合され、上記所定時間内において第１の出力信
号を与え、上記所定時間経過後において第２の出
力信号を与える出力回路とを有する、電源投入に
応答して電子回路を初期状態に設定するための初
期状態設定回路であつて、上記出力回路は、一対
のインバータ回路が交差結合されたラツチ回路に
よつて構成され、該ラツチ回路は、電源投入に応
答して第１の状態に設定されることによつて、上
記第１の出力信号を与え、かつ、上記時定数回路
の出力信号の変化に応答して上記第１の状態と反
転した第２の状態に設定されることによつて、上
記第２の出力信号を与えるように構成されてなる
ことを特徴とする。
以下、実施例により、この発明を具体的に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。
ある。
この回路は、電源電圧を入力とするソースフオ
ロワ回路Q1，Q2と、このソースフオロワ出力を
入力とするソースフオロワ回路Q3，Q4と、この
後段のソースフオロワ出力を入力とするインバー
タ回路Q5，Q6と、時定数回路を構成する
MISFET Q7〜Q9及びコンデンサＣと、上記コン
デンサＣの出力を入力とするMISFET Q11と上
記インバータ回路Q5，Q6の出力を入力とする
MISFET Q12とによるバツフア回路と、上記イ
ンバータ回路Q5，Q6の出力で制御され上記コン
デンサＣに並列に設けられたMISFET Q10と、
上記バツフア出力及びソースフオロワ出力をクリ
ア解除入力とするラツチ回路Q13〜Q18とにより
構成される。
ロワ回路Q1，Q2と、このソースフオロワ出力を
入力とするソースフオロワ回路Q3，Q4と、この
後段のソースフオロワ出力を入力とするインバー
タ回路Q5，Q6と、時定数回路を構成する
MISFET Q7〜Q9及びコンデンサＣと、上記コン
デンサＣの出力を入力とするMISFET Q11と上
記インバータ回路Q5，Q6の出力を入力とする
MISFET Q12とによるバツフア回路と、上記イ
ンバータ回路Q5，Q6の出力で制御され上記コン
デンサＣに並列に設けられたMISFET Q10と、
上記バツフア出力及びソースフオロワ出力をクリ
ア解除入力とするラツチ回路Q13〜Q18とにより
構成される。
上記時定数回路は、抵抗手段としての
MISFET Q7〜Q9を通してコンデンサＣに電源電
圧ＶDDで充電しようとするものである。このと
き、コンデンサＣと、MISFET Q7との時定数を
実質的に大きくするため、クロツクφ１，φDで
スイツチングするMISFET Q8，Q9を設けるもの
である。
MISFET Q7〜Q9を通してコンデンサＣに電源電
圧ＶDDで充電しようとするものである。このと
き、コンデンサＣと、MISFET Q7との時定数を
実質的に大きくするため、クロツクφ１，φDで
スイツチングするMISFET Q8，Q9を設けるもの
である。
この回路の動作は、第２図に示す動作波形図を
参照して設明する。電源投入t0により、電源電圧
が２倍のしきい値電圧2Vthに達する時刻t1におい
て、MISFET Q1，Q3がオンして、ソースフオロ
ワ出力ＶAが立ち上る。そして、このソースフオ
ロワ出力ＶAがしきい値電圧Ｖthに達する時刻t2に
おいて、インバータ回路のMISFET Q5がオンす
るため、コンデンサＣと並列に設けたMISFET
Q10がオフして、コンデンサＣに充電が開始され
る。この充電動作は、クロツクパルスφ１，φD
により間欠的になされるため、充電電圧ＶCは、
階段状波形となる。この充電電圧ＶCがMISFET
Q11のしきい値電圧を超えた時点t3において、
MISFET Q11がオンする。さらに、充電電圧ＶC
が２倍のしきい値電圧2Vthに達した時t4におい
て、ラツチ回路のMISFET Q14がオンして、電
源電圧ＶDDの立ち上りとともに立ち上つたクリア
信号ACLを接地レベルに反転させ、クリア解除
を行なう。なお、上記MISFET Q14と直列関係
にあるMISFET Q16は、前記インバータ回路の
MISFET Q6がオンした時点t2でオンするもので
ある。
参照して設明する。電源投入t0により、電源電圧
が２倍のしきい値電圧2Vthに達する時刻t1におい
て、MISFET Q1，Q3がオンして、ソースフオロ
ワ出力ＶAが立ち上る。そして、このソースフオ
ロワ出力ＶAがしきい値電圧Ｖthに達する時刻t2に
おいて、インバータ回路のMISFET Q5がオンす
るため、コンデンサＣと並列に設けたMISFET
Q10がオフして、コンデンサＣに充電が開始され
る。この充電動作は、クロツクパルスφ１，φD
により間欠的になされるため、充電電圧ＶCは、
階段状波形となる。この充電電圧ＶCがMISFET
Q11のしきい値電圧を超えた時点t3において、
MISFET Q11がオンする。さらに、充電電圧ＶC
が２倍のしきい値電圧2Vthに達した時t4におい
て、ラツチ回路のMISFET Q14がオンして、電
源電圧ＶDDの立ち上りとともに立ち上つたクリア
信号ACLを接地レベルに反転させ、クリア解除
を行なう。なお、上記MISFET Q14と直列関係
にあるMISFET Q16は、前記インバータ回路の
MISFET Q6がオンした時点t2でオンするもので
ある。
以上の動作説明で明らかなように、ソースフオ
ロワ出力Ｖaが出力される時点t1からクリア動作
解除がなされる時点t4の間にクリア動作がなされ
る。この時間のうち、時点t2〜t4の間は、電源電
圧ＶDDの立ち上りに無関係の一定の値となるた
め、これをクリア動作に必要な時間に設定するこ
とにより、確実なクリア動作を行なわせることが
できる。
ロワ出力Ｖaが出力される時点t1からクリア動作
解除がなされる時点t4の間にクリア動作がなされ
る。この時間のうち、時点t2〜t4の間は、電源電
圧ＶDDの立ち上りに無関係の一定の値となるた
め、これをクリア動作に必要な時間に設定するこ
とにより、確実なクリア動作を行なわせることが
できる。
すなわち、前記の第３図の回路にあつては、時
点t1からt2に至る間を利用してクリア動作を行な
わせるものであり、この間は電源電圧の立ち上り
に応じて変化するものである。これに対して、こ
の実施例の回路は、上記時定数回路により、一定
の時間を確保できるものであるため確実にクリア
動作を行なわせることができる。
点t1からt2に至る間を利用してクリア動作を行な
わせるものであり、この間は電源電圧の立ち上り
に応じて変化するものである。これに対して、こ
の実施例の回路は、上記時定数回路により、一定
の時間を確保できるものであるため確実にクリア
動作を行なわせることができる。
この発明は前記実施例に限定されず、種々の変
形することができる。例えば、時定数回路とし
て、クロツクパルスφ１，φDで制御される
MISFET Q8，Q9はなくともよい。ただ、時定数
を大きくする場合に、コンデンサの容量値を大き
くすることなく実現できるので、コンデンサの占
有面積を小さくする有効な手段である。
形することができる。例えば、時定数回路とし
て、クロツクパルスφ１，φDで制御される
MISFET Q8，Q9はなくともよい。ただ、時定数
を大きくする場合に、コンデンサの容量値を大き
くすることなく実現できるので、コンデンサの占
有面積を小さくする有効な手段である。
また、バツフア回路Q11，Q12は、省略するも
のとしてもよい。この場合、第２図において、時
刻t3でクリア解除がなされる。すなわち、バツフ
ア回路Q11，Q12は、コンデンサ出力ＶCのレベル
シフト回路としての役割を果すものであり、クリ
ア動作期間を長くする必要がある場合に有効であ
る。
のとしてもよい。この場合、第２図において、時
刻t3でクリア解除がなされる。すなわち、バツフ
ア回路Q11，Q12は、コンデンサ出力ＶCのレベル
シフト回路としての役割を果すものであり、クリ
ア動作期間を長くする必要がある場合に有効であ
る。
出力回路として、ラツチ回路利用したのは、オ
ートクリア信号として、ACL及びその反転出力
ACLを必要とする場合、及び急峻な出力波形を
得る場合に有役となるためである。このように出
力波形が急峻に変化することにより、クリア動作
が行なわれた後、短時間でクリア解除がなされ
る。このように出力回路をラツチ回路で構成した
場合には、その正帰還作用により、出力信号
ACLの電位は、短時間のうちにクリア解除レベ
ルに達する。その結果として、クリア解除に要す
る時間を短かくできる。すなわち、本発明に従え
ば、回路を確実に初期状態に設定することが可能
であり、また不用にクリア動作の期間が長くなる
ことを防ぐことが可能である。これに対し、出力
回路をインバータ回路で構成した場合、その出力
信号ACLの電位は、比較的ゆつくり低下する。
そのため、上記出力信号ACLが、クリア解除レ
ベル、例えば接地レベルに達するまでに比較的長
い時間を要し、クリア解除に時間がかかることを
防ぐことが可能である。また、このラツチ回路の
セツト入力として、ソースフオロワ出力を用いて
いるが、これは電源電圧ＶDDが3Vthを越える迄
MISFET Q16がONしない事を用いてラツチ回路
をセツトするものである。
ートクリア信号として、ACL及びその反転出力
ACLを必要とする場合、及び急峻な出力波形を
得る場合に有役となるためである。このように出
力波形が急峻に変化することにより、クリア動作
が行なわれた後、短時間でクリア解除がなされ
る。このように出力回路をラツチ回路で構成した
場合には、その正帰還作用により、出力信号
ACLの電位は、短時間のうちにクリア解除レベ
ルに達する。その結果として、クリア解除に要す
る時間を短かくできる。すなわち、本発明に従え
ば、回路を確実に初期状態に設定することが可能
であり、また不用にクリア動作の期間が長くなる
ことを防ぐことが可能である。これに対し、出力
回路をインバータ回路で構成した場合、その出力
信号ACLの電位は、比較的ゆつくり低下する。
そのため、上記出力信号ACLが、クリア解除レ
ベル、例えば接地レベルに達するまでに比較的長
い時間を要し、クリア解除に時間がかかることを
防ぐことが可能である。また、このラツチ回路の
セツト入力として、ソースフオロワ出力を用いて
いるが、これは電源電圧ＶDDが3Vthを越える迄
MISFET Q16がONしない事を用いてラツチ回路
をセツトするものである。
この発明は、電子式卓上計算機等のデイジタル
制御回路に広く利用でき、特に、MISFETによ
るモノリミツク集積回路に構成されたデイジタル
制御回路に適したものということができる。
制御回路に広く利用でき、特に、MISFETによ
るモノリミツク集積回路に構成されたデイジタル
制御回路に適したものということができる。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作波形図、第３図は、従来のオ
ートクリア回路の一例を示す回路図である。
第２図は、その動作波形図、第３図は、従来のオ
ートクリア回路の一例を示す回路図である。
Claims (1)
- １ 電源電圧が所定の電位に達することにより、
その出力信号を変化せしめる電圧検出回路と、上
記電圧検出回路の出力信号により、その動作が制
御される時定数回路であつて、上記電圧検出回路
の出力信号の変化に応答してから所定時間後に、
その出力信号を変化せしめる時定数回路と、上記
所定時間内において第１の出力信号を与え、上記
所定時間経過後において第２の出力信号を与える
出力回路とを有する電源投入に応答して電子回路
を初期状態に設定するための初期状態設定回路で
あつて、上記出力回路は、上記電圧検出回路の出
力信号と上記時定数回路の出力信号とにより、そ
の状態が制御されるラツチ回路によつて構成さ
れ、該ラツチ回路は、電源投入に応答して第１の
状態に設定され、上記電圧検出回路の出力信号が
変化された後であつて、かつ上記時定数回路の出
力信号が変化されることにより、上記第１の状態
に対して反転した第２の状態に設定され、該ラツ
チ回路は、第１の状態に設定されることにより上
記第１の出力信号を与え、第２の状態に設定され
ることにより上記第２の出力信号を与えるように
構成されてなることを特徴とする初期状態設定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15444977A JPS5487157A (en) | 1977-12-23 | 1977-12-23 | Automatic clear circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15444977A JPS5487157A (en) | 1977-12-23 | 1977-12-23 | Automatic clear circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248104A Division JPS60191323A (ja) | 1984-11-26 | 1984-11-26 | モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487157A JPS5487157A (en) | 1979-07-11 |
| JPS6124848B2 true JPS6124848B2 (ja) | 1986-06-12 |
Family
ID=15584448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15444977A Granted JPS5487157A (en) | 1977-12-23 | 1977-12-23 | Automatic clear circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5487157A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115030A (en) * | 1981-01-09 | 1982-07-17 | Nec Corp | Power-on reset circuit |
-
1977
- 1977-12-23 JP JP15444977A patent/JPS5487157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487157A (en) | 1979-07-11 |
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