JPH01137820A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH01137820A JPH01137820A JP62298265A JP29826587A JPH01137820A JP H01137820 A JPH01137820 A JP H01137820A JP 62298265 A JP62298265 A JP 62298265A JP 29826587 A JP29826587 A JP 29826587A JP H01137820 A JPH01137820 A JP H01137820A
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- 230000010355 oscillation Effects 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 abstract description 15
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 10
- 239000013078 crystal Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック発生回路に関し、特に半導体集積回路
に使用するクロックのノイズ除去動作を行うクロック発
生回路に間する。
に使用するクロックのノイズ除去動作を行うクロック発
生回路に間する。
従来、半導体集積回路に用いるクロック信号の発生回路
は水晶振動子を含む発振回路に発振出力信号の波形を整
形する波形整形回路を接続することによりクロック信号
を発生させている。
は水晶振動子を含む発振回路に発振出力信号の波形を整
形する波形整形回路を接続することによりクロック信号
を発生させている。
第５図は従来の一例を説明するためのクロック発生回路
図である。
図である。
第５図に示すように、かかるクロック発生回路１′は入
力端子１２．１３に接続される半導体集積回路装置側の
インバータ１４．抵抗１５と外付けされる水晶振動子９
．コンデンサ１０．１１とで構成されるピアス発振回路
２の出力信号を波形整形するためのインバータ８により
構成され、このインバータ８を介して直接半導体集積回
路内部へ基準クロックとして供給していた。しかしなが
ら、半導体集積回路外部からのノイズや、近接端子１８
に接続された形の寄生抵抗１６．寄生容量１７を通した
誘導ノイズにより発振回路が影響をうける場合がある。
力端子１２．１３に接続される半導体集積回路装置側の
インバータ１４．抵抗１５と外付けされる水晶振動子９
．コンデンサ１０．１１とで構成されるピアス発振回路
２の出力信号を波形整形するためのインバータ８により
構成され、このインバータ８を介して直接半導体集積回
路内部へ基準クロックとして供給していた。しかしなが
ら、半導体集積回路外部からのノイズや、近接端子１８
に接続された形の寄生抵抗１６．寄生容量１７を通した
誘導ノイズにより発振回路が影響をうける場合がある。
第６図は第５図に示す回路の動作を説明するための信号
波形図である。
波形図である。
第６図に示すように、Ｘｌは入力端子１２の電圧変化を
、ＶＴＲは発振出力の論理レベルが変化する入力電圧レ
ベル（以下スレッショルドレベルと称す）を、またＣＬ
Ｋはインバータ８の出力電圧波形をそれぞれ表す。
、ＶＴＲは発振出力の論理レベルが変化する入力電圧レ
ベル（以下スレッショルドレベルと称す）を、またＣＬ
Ｋはインバータ８の出力電圧波形をそれぞれ表す。
例えば、時刻Ｔ１７あるいはＴ１８付近で、端子１２に
外部よりのノイズあるいは隣接した端子１８から寄生抵
抗１６や寄生容量１７を介して発生したノイズが重畳し
た場合に、波形Ｘ１はスレッショルド電圧値ＶＴＲ近傍
で変動するためインバータ８はＣＬＫに示すように時刻
Ｔ１７あるいは７１８付近で短いパルスを発生してしま
う、従って、インバータ８の出力をクロック信号として
供給するクロック発生回路１′は一定周期の基準クロッ
クを発生できないことがある。
外部よりのノイズあるいは隣接した端子１８から寄生抵
抗１６や寄生容量１７を介して発生したノイズが重畳し
た場合に、波形Ｘ１はスレッショルド電圧値ＶＴＲ近傍
で変動するためインバータ８はＣＬＫに示すように時刻
Ｔ１７あるいは７１８付近で短いパルスを発生してしま
う、従って、インバータ８の出力をクロック信号として
供給するクロック発生回路１′は一定周期の基準クロッ
クを発生できないことがある。
上述した従来のクロック発生回路は、発振回路出力をイ
ンバータを介して直接半導体集積回路内部へ伝達してい
るため、発振回路の入力または出力に重畳したノイズが
半導体集積回路内部へ伝達し半導体集積回路を誤動作さ
せるという欠点がある。
ンバータを介して直接半導体集積回路内部へ伝達してい
るため、発振回路の入力または出力に重畳したノイズが
半導体集積回路内部へ伝達し半導体集積回路を誤動作さ
せるという欠点がある。
本発明の目的は、かかる発振回路の入力または出力に重
畳したノイズに対しても半導体集積回路を誤動作させる
ことのないクロック発生回路を提供することにある。
畳したノイズに対しても半導体集積回路を誤動作させる
ことのないクロック発生回路を提供することにある。
本発明のクロック発生回路は、発振回路の入力値と出力
値とが反転した値であることを検知してセットおよびリ
セットするフリップ・フロ・ノブ回路を有して構成され
る。
値とが反転した値であることを検知してセットおよびリ
セットするフリップ・フロ・ノブ回路を有して構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのクロッ
ク発生回路図である。 ′ 第１図に示すように、本実施例のクロック発生回路１は
ピアス発振回路２の入出力電圧の論理値を反転・検出す
る回路部分とこの回路部分の出力電圧値によりセット・
リセットされるフリ・ノブ・フロップ回路３とから構成
される。すなわち、フリップ・フロップ回路３はＮＡＮ
Ｄゲート４〜６とＯＲゲート７からなり、反転・検出回
路部分はインバータ８で構成され、水晶振動子９とコン
デンサ１０．１１とインバータ１４と抵抗１５とにより
構成されるピアス発振回路２の出力端子１２．１３の論
理値が反転していることを検知してフリップ・フロップ
回路３がセットおよびリセットされる。また、フリップ
・フロップ回路３の前段に設けられる反転・検出回路部
分はクロック発生回路１の入力端子１２．１３を介し入
力される水晶振動子９の出力の波形を整形するためのイ
ンバータ８で構成されること、ピアス発振回路２の一部
を構成するインバータ１４および抵抗１５はＬＳＩ（半
導体集積回路）の内部に組込まれること、およびクロッ
ク発生回路１の入出力ボートである近接端子１８との間
に寄生抵抗１６．寄生容量１７が形成されることについ
ては従来例と同様である。
ク発生回路図である。 ′ 第１図に示すように、本実施例のクロック発生回路１は
ピアス発振回路２の入出力電圧の論理値を反転・検出す
る回路部分とこの回路部分の出力電圧値によりセット・
リセットされるフリ・ノブ・フロップ回路３とから構成
される。すなわち、フリップ・フロップ回路３はＮＡＮ
Ｄゲート４〜６とＯＲゲート７からなり、反転・検出回
路部分はインバータ８で構成され、水晶振動子９とコン
デンサ１０．１１とインバータ１４と抵抗１５とにより
構成されるピアス発振回路２の出力端子１２．１３の論
理値が反転していることを検知してフリップ・フロップ
回路３がセットおよびリセットされる。また、フリップ
・フロップ回路３の前段に設けられる反転・検出回路部
分はクロック発生回路１の入力端子１２．１３を介し入
力される水晶振動子９の出力の波形を整形するためのイ
ンバータ８で構成されること、ピアス発振回路２の一部
を構成するインバータ１４および抵抗１５はＬＳＩ（半
導体集積回路）の内部に組込まれること、およびクロッ
ク発生回路１の入出力ボートである近接端子１８との間
に寄生抵抗１６．寄生容量１７が形成されることについ
ては従来例と同様である。
次に、上述したクロック発生回路の動作について説明す
る。
る。
第２図（ａ）、（ｂ）はそれぞれ第１図に示す回路の動
作を説明するための信号波形図である。
作を説明するための信号波形図である。
第２図（ａ）に示すように、このケースは入力端子１２
に雑音（ノイズ）Ｎが重畳した場合であり、これにおい
てＶＴＲはＮＡＮＤゲート４とＯＲゲート７とインバー
タ８の論理レベルが変化する入力電圧レベルを示し、Ｘ
ｌは入力端子１２の電圧変化、Ｘ２は入力端子１３の電
圧変化。
に雑音（ノイズ）Ｎが重畳した場合であり、これにおい
てＶＴＲはＮＡＮＤゲート４とＯＲゲート７とインバー
タ８の論理レベルが変化する入力電圧レベルを示し、Ｘ
ｌは入力端子１２の電圧変化、Ｘ２は入力端子１３の電
圧変化。
ＣＬＫはフリップ・フロップ回路３の出力端子１９の論
理レベルをそれぞれ表す。
理レベルをそれぞれ表す。
すなわち、時刻Ｔ２付近で入出力端子１２に寄生抵抗１
６や寄生容量１７を介したノイズＮが重畳した場合、イ
ンバータ８の出力はすてに０°。
６や寄生容量１７を介したノイズＮが重畳した場合、イ
ンバータ８の出力はすてに０°。
になっておりフリップ・フロップ回路３のセット動作は
禁止されているため、ノイズＮが重畳しないときのＣＬ
Ｋの変化時刻Ｔ３以前にフリップ・フロップ回路３がリ
セットされるもののノイズＮｊよ出力に伝達されない。
禁止されているため、ノイズＮが重畳しないときのＣＬ
Ｋの変化時刻Ｔ３以前にフリップ・フロップ回路３がリ
セットされるもののノイズＮｊよ出力に伝達されない。
また、時刻Ｔ４付近で端子１２にノイズＮが重畳した場
合、インバータ８の出力は“Ｏｏｏでありフリップ・フ
ロップ回路３のセット動作は禁止されているため、この
場合もノイズＮは出力に伝達されない。
合、インバータ８の出力は“Ｏｏｏでありフリップ・フ
ロップ回路３のセット動作は禁止されているため、この
場合もノイズＮは出力に伝達されない。
一方、第２図（ｂ）に示すように、このケースは入力端
子１３にノイズＮが重畳した場合である。尚、これにお
ける記号ＸＩ、Ｘ２．ＶＴＲ。
子１３にノイズＮが重畳した場合である。尚、これにお
ける記号ＸＩ、Ｘ２．ＶＴＲ。
ＣＬＫは第２図（ａ）のときと同様である。
すなわち、時刻Ｔ７付近で入力端子１３にノイズＮが重
畳した場合、端子１２の論理レベルは“１″′でありフ
リップ・フロップ回路３のリセット動作は禁止されてい
るため、第２図（ａ）と同様にノイズＮは出力に伝達さ
れない。また、時刻Ｔ９付近で入力端子１３にノイズＮ
が重畳した場合、入力端子１２の論理レベルはすてに１
“′になっておりフリップ・フロップ回路３のリセット
動作は禁止されているなめ、ノイズＮが重畳しない場合
のＣＬＫの変化時刻ＴＩＯ以前にフリップ・フロップ回
路３がセットされるもののノイズＮは出力に伝達されな
い。
畳した場合、端子１２の論理レベルは“１″′でありフ
リップ・フロップ回路３のリセット動作は禁止されてい
るため、第２図（ａ）と同様にノイズＮは出力に伝達さ
れない。また、時刻Ｔ９付近で入力端子１３にノイズＮ
が重畳した場合、入力端子１２の論理レベルはすてに１
“′になっておりフリップ・フロップ回路３のリセット
動作は禁止されているなめ、ノイズＮが重畳しない場合
のＣＬＫの変化時刻ＴＩＯ以前にフリップ・フロップ回
路３がセットされるもののノイズＮは出力に伝達されな
い。
このように、第一の実施例においては、フリップ・フロ
ップ回路ミクロツク発生回路に設けることにより、発振
回路゛の入力や出力にノイズが重畳した場合にもフリッ
プ・フロップ回路で吸収することができ、後段に接続さ
れる半導体集積回路に誤動作を生じさせないようなタロ
ツクを供給することができる。
ップ回路ミクロツク発生回路に設けることにより、発振
回路゛の入力や出力にノイズが重畳した場合にもフリッ
プ・フロップ回路で吸収することができ、後段に接続さ
れる半導体集積回路に誤動作を生じさせないようなタロ
ツクを供給することができる。
第３図は本発明の第二の実施例を説明するためのクロッ
ク発生回路図であり、また第４図はその回路動作を説明
するための信号波形図である。
ク発生回路図であり、また第４図はその回路動作を説明
するための信号波形図である。
第３図に示すように、この実施例の回路が前述の第一の
実施例の回路に比較して異なる点は、端子１３とフリッ
プ・フロップ回路３を構成するＮＡＮＤゲート４．ＯＲ
ゲート７との間にインバータ８に替えてヒステリシス回
路２０を接続した点である。このヒステリシス回路２０
にはＮＡＮＤゲート６の出力が接続されており、フリッ
プ・フロップ回路３の出力端子１つが“′１”°ならば
スレッショルドレベルが’ＶＴＲ’“・まで上昇し、フ
リップ・フロップ回路３の出力端子１９が“０″ならば
スレッショルドレベルが゛”ＶＴＬ”まで低下する。
実施例の回路に比較して異なる点は、端子１３とフリッ
プ・フロップ回路３を構成するＮＡＮＤゲート４．ＯＲ
ゲート７との間にインバータ８に替えてヒステリシス回
路２０を接続した点である。このヒステリシス回路２０
にはＮＡＮＤゲート６の出力が接続されており、フリッ
プ・フロップ回路３の出力端子１つが“′１”°ならば
スレッショルドレベルが’ＶＴＲ’“・まで上昇し、フ
リップ・フロップ回路３の出力端子１９が“０″ならば
スレッショルドレベルが゛”ＶＴＬ”まで低下する。
この実施例においては、ヒステリシス回路２０のヒステ
リシス特性により入力端子１３の電圧レベルＸ２がＶＴ
Ｒを越えても、Ｖ７Ｈに達するまではヒステリシス回路
２０の出力は“１゛′のままである。しかも、フリップ
・フロップ回路３はリセット禁止状態であり、時刻Ｔ１
２付近で入力端子１２にノイズＮが重畳してもフリップ
・フロップ回路３の出力は変化しない。また、端子１３
の電圧レベルＸ２がＶＴＲより低下してもＩＩ ｖ 、
ＬＩ＋に達するまではヒステリシス回路２０の出力は
“０パのままである。しかも、フリップ・フロップ回路
３はセット禁止状態であり、時刻ＴＩ４付近で端子１２
にノイズＮが重畳してもフリップ・フロップ回路３の出
力は変化しないので、ノイズＮは出力に伝達されない−
という利点がある。
リシス特性により入力端子１３の電圧レベルＸ２がＶＴ
Ｒを越えても、Ｖ７Ｈに達するまではヒステリシス回路
２０の出力は“１゛′のままである。しかも、フリップ
・フロップ回路３はリセット禁止状態であり、時刻Ｔ１
２付近で入力端子１２にノイズＮが重畳してもフリップ
・フロップ回路３の出力は変化しない。また、端子１３
の電圧レベルＸ２がＶＴＲより低下してもＩＩ ｖ 、
ＬＩ＋に達するまではヒステリシス回路２０の出力は
“０パのままである。しかも、フリップ・フロップ回路
３はセット禁止状態であり、時刻ＴＩ４付近で端子１２
にノイズＮが重畳してもフリップ・フロップ回路３の出
力は変化しないので、ノイズＮは出力に伝達されない−
という利点がある。
以上説明したように、本発明のクロック発生回路は、発
振回路の入力値と出力値が反転した値であることを検出
しクリップ・フロップのセット及びリセットを行なうこ
とにより、発振回路の入力や出力に重畳したノイズを除
去し、半導体集積回路に誤動作を起こさせないタロツク
を供給することができるという効果がある。
振回路の入力値と出力値が反転した値であることを検出
しクリップ・フロップのセット及びリセットを行なうこ
とにより、発振回路の入力や出力に重畳したノイズを除
去し、半導体集積回路に誤動作を起こさせないタロツク
を供給することができるという効果がある。
第１図は本発明の第一の実施例を説明するためのクロッ
ク発生回路図、第２図（ａ）、（ｂ）はそれぞれ第１図
に示す回路の動作を説明するための信号波形図、第３図
は本発明の第二の実施例を説明するためのクロック発生
回路図、第４図は第３図に示す回路の動作を説明するた
めの信号波形図、第５図は従来の一例を説明するための
クロック発生回路図、第６図は第５図に示す回路の動作
を説明するための信号波形図である。 １・・・クロック発生回路、２・・・発振回路、３・・
・フリップ・フリップ回路、４〜６・・・ＮＡＮＤ回路
、７・・・ＮＯＲ回路、８，１４・・・インバータ、９
・・・水晶振動子、１０．１１・・・コンデンサ、１２
．１３・・・入出力端子、１５・・・抵抗、１６・・・
寄生抵抗、１７・・・寄生容量、１８・・・近接端子、
１つ・・・出力端子、２０・・・ヒステリシス回路。
ク発生回路図、第２図（ａ）、（ｂ）はそれぞれ第１図
に示す回路の動作を説明するための信号波形図、第３図
は本発明の第二の実施例を説明するためのクロック発生
回路図、第４図は第３図に示す回路の動作を説明するた
めの信号波形図、第５図は従来の一例を説明するための
クロック発生回路図、第６図は第５図に示す回路の動作
を説明するための信号波形図である。 １・・・クロック発生回路、２・・・発振回路、３・・
・フリップ・フリップ回路、４〜６・・・ＮＡＮＤ回路
、７・・・ＮＯＲ回路、８，１４・・・インバータ、９
・・・水晶振動子、１０．１１・・・コンデンサ、１２
．１３・・・入出力端子、１５・・・抵抗、１６・・・
寄生抵抗、１７・・・寄生容量、１８・・・近接端子、
１つ・・・出力端子、２０・・・ヒステリシス回路。
Claims (1)
- 基準クロックを発生させるクロック発生回路において、
発振回路の入力信号と出力信号とが反転した値であるこ
とを検知してセットおよびリセットするフリップ・フロ
ップ回路を有することを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298265A JP2526942B2 (ja) | 1987-11-25 | 1987-11-25 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298265A JP2526942B2 (ja) | 1987-11-25 | 1987-11-25 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137820A true JPH01137820A (ja) | 1989-05-30 |
| JP2526942B2 JP2526942B2 (ja) | 1996-08-21 |
Family
ID=17857392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298265A Expired - Lifetime JP2526942B2 (ja) | 1987-11-25 | 1987-11-25 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526942B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751175A (en) * | 1995-01-30 | 1998-05-12 | Nec Corporation | Control of clock signal in semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160432A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| JPS55112008A (en) * | 1979-02-20 | 1980-08-29 | Nippon Precision Saakitsutsu Kk | Low frequency clock formation circuit |
| JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
-
1987
- 1987-11-25 JP JP62298265A patent/JP2526942B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160432A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| JPS55112008A (en) * | 1979-02-20 | 1980-08-29 | Nippon Precision Saakitsutsu Kk | Low frequency clock formation circuit |
| JPS61192116A (ja) * | 1985-02-20 | 1986-08-26 | Nec Ic Microcomput Syst Ltd | ヒステリシス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751175A (en) * | 1995-01-30 | 1998-05-12 | Nec Corporation | Control of clock signal in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526942B2 (ja) | 1996-08-21 |
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