JPS592206B2 - チヤタリング除去回路 - Google Patents
チヤタリング除去回路Info
- Publication number
- JPS592206B2 JPS592206B2 JP54150868A JP15086879A JPS592206B2 JP S592206 B2 JPS592206 B2 JP S592206B2 JP 54150868 A JP54150868 A JP 54150868A JP 15086879 A JP15086879 A JP 15086879A JP S592206 B2 JPS592206 B2 JP S592206B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- capacitive element
- impark
- turned
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はチャタリング除去回路に関するものである。
従来、チャタリング除去回路としてはコンデンサおよび
抵抗からなる積分回路が一般的に用いられているが、こ
れによると出力の立上りが緩慢になるため、後段に波形
整形回路を必要とするものであった。
抵抗からなる積分回路が一般的に用いられているが、こ
れによると出力の立上りが緩慢になるため、後段に波形
整形回路を必要とするものであった。
この波形整形回路は、立上り時のスレッショルドレベル
と立下り時のスレッショルドレベルとのヒステリシスが
小さい。
と立下り時のスレッショルドレベルとのヒステリシスが
小さい。
そのため、設定幅以外の入力パルスによって、入力電圧
が一旦立上りのスレッショルドレベルを越えた後、直ち
に入力パルスが途切れた場合に、その途切れた時間が設
定幅以下のときでも入力電圧が立下りのスレッショルド
レベル以下となって誤動作してしまうことがあった。
が一旦立上りのスレッショルドレベルを越えた後、直ち
に入力パルスが途切れた場合に、その途切れた時間が設
定幅以下のときでも入力電圧が立下りのスレッショルド
レベル以下となって誤動作してしまうことがあった。
これを避けるために、波形整形回路に帰還抵抗を設けて
ヒステリシスを大きくすると、入力インピーダンスが大
きくなるため積分回路の抵抗を小さくしなければならな
い。
ヒステリシスを大きくすると、入力インピーダンスが大
きくなるため積分回路の抵抗を小さくしなければならな
い。
そのためコンデンサを大きくしなければならず、集積化
ができず、外付けしなければならなかった。
ができず、外付けしなければならなかった。
そこで本発明は誤動作がなく、シかも構成を簡素化でき
るとともに容量素子を集積化しうるチャタリング除去回
路を提供して、従来の欠点を除去するものである。
るとともに容量素子を集積化しうるチャタリング除去回
路を提供して、従来の欠点を除去するものである。
以下本発明の一実施例を図面に基づいて説明する。
第１図において、Ｆ、・・・Ｆ４はスイッチング回路を
構成する電界効果トランジスタで、Ｆｌ、Ｆ２によって
第１のスイッチング回路を構成し、Ｆ３°。
構成する電界効果トランジスタで、Ｆｌ、Ｆ２によって
第１のスイッチング回路を構成し、Ｆ３°。
Ｆ４によって第２のスイッチング回路を構成している。
Ｃは容量素子であるコンデンサで、抵抗Ｒとによって時
定数回路を構成している。
定数回路を構成している。
■１．Ｖ２゜■３はＣ−ＭＯＳインバータである。
つぎに動作について説明する。
初期状態においては、入力端子Ｐが”０″レベルに保持
され、インパーク■１．ｖ３の出力が”０″に保持され
ているものとする。
され、インパーク■１．ｖ３の出力が”０″に保持され
ているものとする。
そのため、電界効果トランジスタＦ１．Ｆ２がオンにな
って、コンデンサＣが充電され、端子ａがＮ １ ｊ＋
に保持される。
って、コンデンサＣが充電され、端子ａがＮ １ ｊ＋
に保持される。
そこで、端子Ｐが第２図Ａのように、チャタリングによ
って“１″に反転すると、電界効果トランジスクＦ２．
Ｆ３がそれぞれオフ、オンになる。
って“１″に反転すると、電界効果トランジスクＦ２．
Ｆ３がそれぞれオフ、オンになる。
そのため、コンデンサＣの充電電荷が抵抗Ｒを介して放
電する。
電する。
この放電によって、端子ａの電位は時間を後に、インパ
ーク■１のスレッショルドレベル■に達するように、コ
ンデンサＣおよび抵抗Ｒの時定数を設定しである。
ーク■１のスレッショルドレベル■に達するように、コ
ンデンサＣおよび抵抗Ｒの時定数を設定しである。
したがって、チャタリングによる、時間ｔより挾幅のパ
ルスが到来しても、端子ａの電圧は第２図Ｂのごとく電
位■まで達成せず、インパーク■１の出力は゛Ｏパに保
持されたままとなる。
ルスが到来しても、端子ａの電圧は第２図Ｂのごとく電
位■まで達成せず、インパーク■１の出力は゛Ｏパに保
持されたままとなる。
上記チャクリングによるパルスが途切れると、コンデン
サＣが直ちに充電されて初期状態に戻る。
サＣが直ちに充電されて初期状態に戻る。
そして、端子Ｐが時間ｔより長い時間ＩＩ Ｉ Ｉ＋に
保持されると、インパーク■１の出力が、時間を後に１
”に反転するため、電界効果トランジスタＦ４がオンに
なる。
保持されると、インパーク■１の出力が、時間を後に１
”に反転するため、電界効果トランジスタＦ４がオンに
なる。
電界効果トランジスタＦ３゜Ｆ４がともにオンになるた
め、コンテ′ン→犬Ｃの残りの充電電荷は電界効果トラ
ンジスタＦ３．Ｆ４を介して瞬間的に放電し１．端子ａ
が”０″になる。
め、コンテ′ン→犬Ｃの残りの充電電荷は電界効果トラ
ンジスタＦ３．Ｆ４を介して瞬間的に放電し１．端子ａ
が”０″になる。
したがって、インパークＶ３の出力端子すが第２図Ｃの
とと＜ ｎ １ ＋１に反転し、保持される。
とと＜ ｎ １ ＋１に反転し、保持される。
この後、端子Ｐが”０″に反転すると、電界効果トラン
ジスタＦ３がオフになるため、インバータ■３の出力が
抵抗Ｒを介してコンデンサＣに供給されて充電される。
ジスタＦ３がオフになるため、インバータ■３の出力が
抵抗Ｒを介してコンデンサＣに供給されて充電される。
これがチャタリングによるもので、時間ｔより短かけれ
ば、端子ａが電位■に達せず、インパーク■１．■２の
出力はｔｌ １９１に保持される。
ば、端子ａが電位■に達せず、インパーク■１．■２の
出力はｔｌ １９１に保持される。
そしてチャタリングによるパルスが停止し、端子Ｐが時
間を以上”０”に保持されると、端子ａが電位Ｖに達し
、インパーク■１の出力が０″に反転する。
間を以上”０”に保持されると、端子ａが電位Ｖに達し
、インパーク■１の出力が０″に反転する。
そのため、電界効果トランジスタＦ１．Ｆ２がオンにな
り、コンデンサＣが直ちに充電されて端子ａが１″に反
転する。
り、コンデンサＣが直ちに充電されて端子ａが１″に反
転する。
したがって、初期状態に戻ってインパーク■３の出力が
０″になる。
０″になる。
ところで、上記時間ｔはコンデンサＣおよび抵抗Ｈの定
数によって決まるが、容量Ｃはインパーク■、の入力部
と２．フローティング出力部にのみ接続されているため
このインピーダンスが高く抵抗Ｒを十分大きくでき、コ
ンデンサＣの容量を小さくできるため、上起構成は総て
集積化することができる。
数によって決まるが、容量Ｃはインパーク■、の入力部
と２．フローティング出力部にのみ接続されているため
このインピーダンスが高く抵抗Ｒを十分大きくでき、コ
ンデンサＣの容量を小さくできるため、上起構成は総て
集積化することができる。
以上のように本発明によれは、入力信号レベルが反転し
たときには抵抗を介して容量素子を充放電させてＣ−Ｍ
ＯＳインパークの入力レベルを制御し入出力レベルが一
致したときには容量素子を急速に充電あるいは放電させ
てＣ−ＭＯＳインパークの入力レベルを２種類の論理レ
ベルのいずれか一方に保持するようにしたので、設定幅
以下のチャタリングパルスは確実に除去でき、しかも容
量素子の容量を小さく設定できるためこれを集積化する
ことができる。
たときには抵抗を介して容量素子を充放電させてＣ−Ｍ
ＯＳインパークの入力レベルを制御し入出力レベルが一
致したときには容量素子を急速に充電あるいは放電させ
てＣ−ＭＯＳインパークの入力レベルを２種類の論理レ
ベルのいずれか一方に保持するようにしたので、設定幅
以下のチャタリングパルスは確実に除去でき、しかも容
量素子の容量を小さく設定できるためこれを集積化する
ことができる。
第１図は本発明の一実施例を示した電気回路図、第２図
は動作説明のためのタイムチャートである。 Ｆ１〜Ｆ４・・・・・・スイッチング回路、Ｃ・・・・
・・容量素子、Ｒ・・・・・・抵抗、■１〜■３・・・
・・・Ｃ−ＭＯＳインバータ。
は動作説明のためのタイムチャートである。 Ｆ１〜Ｆ４・・・・・・スイッチング回路、Ｃ・・・・
・・容量素子、Ｒ・・・・・・抵抗、■１〜■３・・・
・・・Ｃ−ＭＯＳインバータ。
Claims (1)
- １ Ｃ−ＭＯＳインバータに並列に負帰還抵抗を接続す
るとともに上記Ｃ−ＭＯＳインパークの入力側に容量素
子を接続してこの容量素子と上記抵抗とによって時定数
回路を構成し１．接点等からの入力信号のレベルおよび
上記Ｃ−ＭＯＳインバータの出力レベルが不一致のとき
オフとなり両者が一方のレベルで一致したときオンにな
って上記容量素子を急速充電し１．オン状態を保持する
第１のスイッチング回路と、上記接点等かりの入力信号
のレベルおよび上記Ｃ−ＭＯＳインパークの出力レベル
が不一致のときオフとなり両者が他方のレベルで一致し
たときオンになって上記容量素子を急速放電し、オン状
態を保持する第２のスイッチング回路とからなり、第１
のスイッチング回路および第２のスイッチング回路がと
もにオフのとき上記抵抗を介して上記容量素子の充放電
を行なわせることを特徴とするチャクリング除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150868A JPS592206B2 (ja) | 1979-11-21 | 1979-11-21 | チヤタリング除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150868A JPS592206B2 (ja) | 1979-11-21 | 1979-11-21 | チヤタリング除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5673921A JPS5673921A (en) | 1981-06-19 |
| JPS592206B2 true JPS592206B2 (ja) | 1984-01-17 |
Family
ID=15506128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54150868A Expired JPS592206B2 (ja) | 1979-11-21 | 1979-11-21 | チヤタリング除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592206B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144645Y2 (ja) * | 1984-02-13 | 1986-12-16 | ||
| JPS6210641B2 (ja) * | 1984-11-27 | 1987-03-07 | Nippon Rubber |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760279A (en) * | 1986-07-02 | 1988-07-26 | Kabushiki Kaisha Toshiba | Noise cancelling circuit |
| US5990716A (en) * | 1996-06-27 | 1999-11-23 | Lsi Logic Corporation | Method and system for recovering digital data from a transmitted balanced signal |
| JP5061716B2 (ja) * | 2007-05-16 | 2012-10-31 | 富士電機株式会社 | ノイズ除去回路 |
-
1979
- 1979-11-21 JP JP54150868A patent/JPS592206B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144645Y2 (ja) * | 1984-02-13 | 1986-12-16 | ||
| JPS6210641B2 (ja) * | 1984-11-27 | 1987-03-07 | Nippon Rubber |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5673921A (en) | 1981-06-19 |
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