JPS6145494A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6145494A JPS6145494A JP59167498A JP16749884A JPS6145494A JP S6145494 A JPS6145494 A JP S6145494A JP 59167498 A JP59167498 A JP 59167498A JP 16749884 A JP16749884 A JP 16749884A JP S6145494 A JPS6145494 A JP S6145494A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置における半導体記憶装置に関し
、特に、記憶素子にダイナ、り聾のＭＯ８ＩＣを用いた
半導体記憶装置に関する。
、特に、記憶素子にダイナ、り聾のＭＯ８ＩＣを用いた
半導体記憶装置に関する。
（従来技術）
第１図に従来の半導体記憶装置（以下、ＭＥＭという。
）の−例のブロック図を示す。第１図において、ＣＰＵ
（中央処理装置）１００は、電源確定信号１２０、読出
し／書込み要求信号１２３、アドレス信号１２９．書込
みデータ１３１を出力し、ＭＥＭＩＯＩからの読出しデ
ータ１３１′を入力する。
（中央処理装置）１００は、電源確定信号１２０、読出
し／書込み要求信号１２３、アドレス信号１２９．書込
みデータ１３１を出力し、ＭＥＭＩＯＩからの読出しデ
ータ１３１′を入力する。
ＭＥＭＩＯｌは電源確定信号１２０を入力し、退避処理
タイミング信号１２１を出力する電源確定信号受信回路
１１０と、読出し／書込み要求信号１２３、ＩＪフレッ
シェ賛求信号１２４及び退避処理タイミング信号１２１
を入力し、す７レツシ一受諾信号１２６及び読出し／書
込み指令信号１２５を出力するパス制御回路１１１と、
リフレッシ−受諾信号１２６を入力し、リフレッシュ要
求信号１２４、リフレッシュ指令信号１２７及びリフレ
ッシ−アドレス１２８を出力するす７レツシ為制御回路
１１２と、ＣＰＵＩ ＯＯから、アドレス信号１２９を
入力し、貯えたのち、読出し／書込みアドレス信号１３
０を出力するアドレス制御回路１１３と、ＣＰＵ１００
から書込みデータ１３１及びダイナミックＭＯ８ＩＣ１
１７から読出しデータ１３２′を入力し、ＣＰＵ１００
へ読出しデータ１３１′及びダイナミックＭＯ８ＩＣ１
１７へ昼込みデータ１３２を出力するデータ制御回路１
１４と、読出し／書込み指令信号１２５及びリフレッシ
ュ指令信号１２７を入力し、ＭＯＳタイミング信号１３
３及び行／列アドレス切換信号１３５を出力するタイミ
ング発生手段１１５と、す７レツシ、指令信号１２７
、 ＩＪ ７し、シュアドレス１２８゜行／列アドレ
ス切換信号１３５及び読出し／書込みアドレス信号１３
０を入力し、ＭＯＳアドレス１３４を出力するアドレス
選択回路１１６と、ＭＯＳタイミング信号１３３．ＭＯ
Ｓアドレス１３４及び書込みデータ１３２を入力し、読
出しデータ１３２′を出力するダイナミックＭＯ８ＩＣ
１１７よシ構成される。
タイミング信号１２１を出力する電源確定信号受信回路
１１０と、読出し／書込み要求信号１２３、ＩＪフレッ
シェ賛求信号１２４及び退避処理タイミング信号１２１
を入力し、す７レツシ一受諾信号１２６及び読出し／書
込み指令信号１２５を出力するパス制御回路１１１と、
リフレッシ−受諾信号１２６を入力し、リフレッシュ要
求信号１２４、リフレッシュ指令信号１２７及びリフレ
ッシ−アドレス１２８を出力するす７レツシ為制御回路
１１２と、ＣＰＵＩ ＯＯから、アドレス信号１２９を
入力し、貯えたのち、読出し／書込みアドレス信号１３
０を出力するアドレス制御回路１１３と、ＣＰＵ１００
から書込みデータ１３１及びダイナミックＭＯ８ＩＣ１
１７から読出しデータ１３２′を入力し、ＣＰＵ１００
へ読出しデータ１３１′及びダイナミックＭＯ８ＩＣ１
１７へ昼込みデータ１３２を出力するデータ制御回路１
１４と、読出し／書込み指令信号１２５及びリフレッシ
ュ指令信号１２７を入力し、ＭＯＳタイミング信号１３
３及び行／列アドレス切換信号１３５を出力するタイミ
ング発生手段１１５と、す７レツシ、指令信号１２７
、 ＩＪ ７し、シュアドレス１２８゜行／列アドレ
ス切換信号１３５及び読出し／書込みアドレス信号１３
０を入力し、ＭＯＳアドレス１３４を出力するアドレス
選択回路１１６と、ＭＯＳタイミング信号１３３．ＭＯ
Ｓアドレス１３４及び書込みデータ１３２を入力し、読
出しデータ１３２′を出力するダイナミックＭＯ８ＩＣ
１１７よシ構成される。
第１図において、各ブロックに給電される電源は、主電
源が切断されたときのノくツクアップを考慮して、２控
あシ、■は、主電源から直接給電される電源であり、主
電源が切断されると給電されなくなる。ＶＢ は主電源
が投入されている間すなわち、電源確定信号１２０がオ
ンの間は、主電源から給電されるが、切断されると他の
ノ＜ツクアップ手段（例えば、バッテリー）から一定の
期間だけ給電される電源である。電源Ｖｉ＋の給電する
電力が少なければ少ないほど、バックアップの期間が長
くなり、ＣＰＵ１００．ＭＥＭＩＯＩを含むシステムの
稼働性、信頼性が増加する○ さて、第１図を参照して、ＭＥＭＩＯＩの動作を説明す
る。
源が切断されたときのノくツクアップを考慮して、２控
あシ、■は、主電源から直接給電される電源であり、主
電源が切断されると給電されなくなる。ＶＢ は主電源
が投入されている間すなわち、電源確定信号１２０がオ
ンの間は、主電源から給電されるが、切断されると他の
ノ＜ツクアップ手段（例えば、バッテリー）から一定の
期間だけ給電される電源である。電源Ｖｉ＋の給電する
電力が少なければ少ないほど、バックアップの期間が長
くなり、ＣＰＵ１００．ＭＥＭＩＯＩを含むシステムの
稼働性、信頼性が増加する○ さて、第１図を参照して、ＭＥＭＩＯＩの動作を説明す
る。
ＭＥＭＩ Ｏ１の動作は大きく、読出し／書込み動作と
リフレッシュ動作に分かれる。まず、読出し／書込み動
作から説明する０ 読出し／書込み動作は、主電源が投入されている間及び
主電源が切断された直後の短期間（数ｍｓのオーダー）
、ＣＰＵＩ ００の主電源復帰後の動作を規定するため
の退避処理期間、すなわち、退避処理タイミング信号１
２１がオンの間だけ可能である。ＣＰＵ１００から、読
出し／書込み要求信号１２３．アドレス信号１２９及び
書込みデータ１３１（書込みモードのとき）が転送され
ると、バス制御回路１１１において、す７レツシ工制御
回路１１２からのリフレ、シエ要求償号１２４と読出し
／書込み要求信号１２３の同期化を図り、その結果、読
出し／書込みが優先されたときは、バス制御回路１１１
からの読出し／書込み指令信号１２５がオンとなる〇一
方、ＩＪフレッシュ受諾信号１２６はオフとなる０従っ
て、リフレッシュ指令信号１２７はオフとなる０読出し
／書込み指令信号１２５がオンになると、タイミング発
生手段１１５から、ＭＯＳ ＩＣ１１７に対し読出Ａ
込み動作を可能にするＭＯＳタイミング信号１３３及び
行／列アドレス切換信号１３５が出力される０このとき
、ＭＯＳタイミング信号１３３は、最低でも３種（ＲＡ
Ｓ、 ＣＡＳ、 Ｗ、 Ｅ ）必要である。
リフレッシュ動作に分かれる。まず、読出し／書込み動
作から説明する０ 読出し／書込み動作は、主電源が投入されている間及び
主電源が切断された直後の短期間（数ｍｓのオーダー）
、ＣＰＵＩ ００の主電源復帰後の動作を規定するため
の退避処理期間、すなわち、退避処理タイミング信号１
２１がオンの間だけ可能である。ＣＰＵ１００から、読
出し／書込み要求信号１２３．アドレス信号１２９及び
書込みデータ１３１（書込みモードのとき）が転送され
ると、バス制御回路１１１において、す７レツシ工制御
回路１１２からのリフレ、シエ要求償号１２４と読出し
／書込み要求信号１２３の同期化を図り、その結果、読
出し／書込みが優先されたときは、バス制御回路１１１
からの読出し／書込み指令信号１２５がオンとなる〇一
方、ＩＪフレッシュ受諾信号１２６はオフとなる０従っ
て、リフレッシュ指令信号１２７はオフとなる０読出し
／書込み指令信号１２５がオンになると、タイミング発
生手段１１５から、ＭＯＳ ＩＣ１１７に対し読出Ａ
込み動作を可能にするＭＯＳタイミング信号１３３及び
行／列アドレス切換信号１３５が出力される０このとき
、ＭＯＳタイミング信号１３３は、最低でも３種（ＲＡ
Ｓ、 ＣＡＳ、 Ｗ、 Ｅ ）必要である。
アドレス選択回路１１６では、アドレス制御回路１１３
で貯えられた読出し／書込みアドレス信号１３０及びリ
フレッシュアドレス１２８を入力するが、リフレッシュ
指令信号１２７がオフなので、睨出し／書込みアドレス
信号１３０が選択され、更にこの読出し／書込み信号１
３０は、行／列アドレス切換信号１３５によシ、行アド
レス及び列アドレスに分割されＭＯＳアドレス１３４と
して、ＭＯＳ ＩＣ１１７へ転送される。 データ制
御回路１１４では書込みの場合、ＣＰＵ１００から伝送
された書込みデータ１３１は、いったん貯えられ、必要
に応じて、ＥＣＣ（エラーチェック回路）のためのチェ
ックビットも発生し、書込みデータ１３２として、ＭＯ
Ｓ １Ｃ１１７へ転送される。読出しの場合、ＭＯＳ
ＩＣ１１７から、チェックピットも含んだ読出しデ
ータ１３２′が読出されると、必要に応じて、いったん
貯えられたのちＥＣＣのエラー訂正などが行なわれ、再
びＣＰＵ１ｏＯへ読出しデータ１３１′ として転送さ
れる。以上のようにして、読出し／書込み動作が実行さ
れる。
で貯えられた読出し／書込みアドレス信号１３０及びリ
フレッシュアドレス１２８を入力するが、リフレッシュ
指令信号１２７がオフなので、睨出し／書込みアドレス
信号１３０が選択され、更にこの読出し／書込み信号１
３０は、行／列アドレス切換信号１３５によシ、行アド
レス及び列アドレスに分割されＭＯＳアドレス１３４と
して、ＭＯＳ ＩＣ１１７へ転送される。 データ制
御回路１１４では書込みの場合、ＣＰＵ１００から伝送
された書込みデータ１３１は、いったん貯えられ、必要
に応じて、ＥＣＣ（エラーチェック回路）のためのチェ
ックビットも発生し、書込みデータ１３２として、ＭＯ
Ｓ １Ｃ１１７へ転送される。読出しの場合、ＭＯＳ
ＩＣ１１７から、チェックピットも含んだ読出しデ
ータ１３２′が読出されると、必要に応じて、いったん
貯えられたのちＥＣＣのエラー訂正などが行なわれ、再
びＣＰＵ１ｏＯへ読出しデータ１３１′ として転送さ
れる。以上のようにして、読出し／書込み動作が実行さ
れる。
次にリフレッシュ動作について説明する。す７レツシ一
動作は、主電源投入のときはもちろん、主電源切断のと
きも、ＭＯＳ ＩＣの記憶内容保持のため必要である
。リフレッシュ制御回路１１２からリフレッシ−要求信
号１２４が出力されたとき、ＣＰＵ１００から読出し／
書込み要求信号１２３が転送されていないときは、リフ
レッシュ動作優先となシ、す７レツシ工受諾信号１２６
がオン、読出し／書込み指令信号１２５がオフとなる。
動作は、主電源投入のときはもちろん、主電源切断のと
きも、ＭＯＳ ＩＣの記憶内容保持のため必要である
。リフレッシュ制御回路１１２からリフレッシ−要求信
号１２４が出力されたとき、ＣＰＵ１００から読出し／
書込み要求信号１２３が転送されていないときは、リフ
レッシュ動作優先となシ、す７レツシ工受諾信号１２６
がオン、読出し／書込み指令信号１２５がオフとなる。
その結果、リフレッシュ指令信号１２７がオンとなる。
タイミング発生手段１１５は、リフレッシ−指令信号１
２７によシ読出し／書込み動作のときと同じように動作
し、ＭＯＳタイミング信号１３３及び、行／列アドレス
切換信号１３５を出力する。このとき、す７レツシ＝動
作に必要なタイミング信号は、最低限２種（ＲＡＳ、Ｃ
ＡＳ）であシ、シかもそのうちの１種（ＣＡＳ）は、オ
フ状態を継持するだけでよいので、実質的には、１種で
済む。
２７によシ読出し／書込み動作のときと同じように動作
し、ＭＯＳタイミング信号１３３及び、行／列アドレス
切換信号１３５を出力する。このとき、す７レツシ＝動
作に必要なタイミング信号は、最低限２種（ＲＡＳ、Ｃ
ＡＳ）であシ、シかもそのうちの１種（ＣＡＳ）は、オ
フ状態を継持するだけでよいので、実質的には、１種で
済む。
アドレス選択回路１１６では、読出し／書込みアドレス
１３０、リフレッシュアドレス１２８、リフレッシュ指
令信号１２７が入力されるが、リフレッシュ指令信号１
２゛７がオンなのでリフレッシ−アドレス１２８が選択
され、ＭＯＳアドレス１３４として、ＭＯＳ ＩＣ１
１７へ転送される０以上のようにして主電源投入／切断
いずれの状態でもり７レツン工動作が裏打される。
１３０、リフレッシュアドレス１２８、リフレッシュ指
令信号１２７が入力されるが、リフレッシュ指令信号１
２゛７がオンなのでリフレッシ−アドレス１２８が選択
され、ＭＯＳアドレス１３４として、ＭＯＳ ＩＣ１
１７へ転送される０以上のようにして主電源投入／切断
いずれの状態でもり７レツン工動作が裏打される。
このように、従来技術においては、読出し／書込み動作
とり７し、シ二動作で全く同じタイミング発生手段１１
５を用いることに着目されたい０さて、タイミング発生
手段１１５について、更に第２図及び第３図を参照して
説明する０第２図はディレーラインを用いたタイミング
発生手段１１５の典型的な一例を示すブロック図である
。第２図において、２０１はその入力端子であシ、２０
２．２０４．２０５．２２１．及び２３１はディレーラ
イントライバを示し、２０３，２０６は粗調整用のディ
レーライン、２２２．２３２は微調整用のディレーライ
ン、２０７〜２１０．２２３り２２４．２３：ｌ−２３
５はディレーラインのタップ、２２０は前縁微調整回路
の入力端子であり、２３０は後縁微調整回路の入力端子
である。２４０は論理積回路、２４１．２４２はその入
力端子、２４３はその出力端子であり、これがタイミン
グ１個分に相轟する。
とり７し、シ二動作で全く同じタイミング発生手段１１
５を用いることに着目されたい０さて、タイミング発生
手段１１５について、更に第２図及び第３図を参照して
説明する０第２図はディレーラインを用いたタイミング
発生手段１１５の典型的な一例を示すブロック図である
。第２図において、２０１はその入力端子であシ、２０
２．２０４．２０５．２２１．及び２３１はディレーラ
イントライバを示し、２０３，２０６は粗調整用のディ
レーライン、２２２．２３２は微調整用のディレーライ
ン、２０７〜２１０．２２３り２２４．２３：ｌ−２３
５はディレーラインのタップ、２２０は前縁微調整回路
の入力端子であり、２３０は後縁微調整回路の入力端子
である。２４０は論理積回路、２４１．２４２はその入
力端子、２４３はその出力端子であり、これがタイミン
グ１個分に相轟する。
端子２２０及び２３０は粗調整ディレーラインのタッグ
２０７〜２１０のうちの１個と任意に接続される。端子
２４１はタング２２３〜２２４のうちの１個と任意に接
続される。端子２４２は、タップ２３３〜２３４のうち
の１個と任意に接続される。
２０７〜２１０のうちの１個と任意に接続される。端子
２４１はタング２２３〜２２４のうちの１個と任意に接
続される。端子２４２は、タップ２３３〜２３４のうち
の１個と任意に接続される。
第３図は第２図のタイミング発生手段により発生したタ
イミング１個分の波形図である。３０１は、第２図の端
子２４１の波形であｐ、３０２は同図、端子２４２０波
形である。３０３は第２図端子２４３０波形である。３
０３の前縁は波形３０１、後縁は波形３０２で決まシ、
これは第２図における微調用タッグ２２３ｒ２２４（前
縁用）、２３３〜２３４（後縁用）を調整することによ
シ、高精度にタイミングが調整、設定できることを意味
している。性能の良いＭＥＭを実現するために、タイミ
ング信号を高精度に実現することは必須である。さて、
第２図では、タイミング１個分の回路を示したが、実際
にはタイミングが数種あるので、第２図で示した回路の
数倍の規模になる。更に、ＭＯＳ ＩＣ１１７を数バ
ンクに分けて動作させる場合など、タイミング手段その
ものが何組か必要になる場合は、な２さらである。
イミング１個分の波形図である。３０１は、第２図の端
子２４１の波形であｐ、３０２は同図、端子２４２０波
形である。３０３は第２図端子２４３０波形である。３
０３の前縁は波形３０１、後縁は波形３０２で決まシ、
これは第２図における微調用タッグ２２３ｒ２２４（前
縁用）、２３３〜２３４（後縁用）を調整することによ
シ、高精度にタイミングが調整、設定できることを意味
している。性能の良いＭＥＭを実現するために、タイミ
ング信号を高精度に実現することは必須である。さて、
第２図では、タイミング１個分の回路を示したが、実際
にはタイミングが数種あるので、第２図で示した回路の
数倍の規模になる。更に、ＭＯＳ ＩＣ１１７を数バ
ンクに分けて動作させる場合など、タイミング手段その
ものが何組か必要になる場合は、な２さらである。
以上、説明したように、従来の半導体記憶装置において
は、読出し／書込み動６と９７レツシ一動作で全く同じ
タイミング手段１１５を用いているので、主電源が切断
されたときのリフレッシュ動作においても、大量の電力
を消費し、パックア、プ時間を長く出来ないという欠点
がある。
は、読出し／書込み動６と９７レツシ一動作で全く同じ
タイミング手段１１５を用いているので、主電源が切断
されたときのリフレッシュ動作においても、大量の電力
を消費し、パックア、プ時間を長く出来ないという欠点
がある。
（発明の目的）
本発明の目的は、上記の欠点を除去することによシ、主
電源切断時、バックアップ時の消費電力を低減し、従っ
てバックア、プ時間を畏〈シたところの半導体記憶装置
を提供することにある。
電源切断時、バックアップ時の消費電力を低減し、従っ
てバックア、プ時間を畏〈シたところの半導体記憶装置
を提供することにある。
（発明の構成）
本発明の半導体記憶装置は、ダイナミック型のＭＯＳ
ＩＣを記憶素子とする半導体記憶装置において、少な
くとも自ら前記記憶素子のリフレッシュを行うだめの機
能ｆ、備えたり７レツシ工制御回路と、呈蝿源投入時Ｃ
ＰＵ側からの要求による前記記憶素子への書込み、読出
し及びり７し、シーをするためのタイミングを発生する
第１のタイミング発生手段と、主電源切断時り７レツシ
ーをするためのタイミングを発生する第２のタイミング
発生手段を備えたことから構成される。
ＩＣを記憶素子とする半導体記憶装置において、少な
くとも自ら前記記憶素子のリフレッシュを行うだめの機
能ｆ、備えたり７レツシ工制御回路と、呈蝿源投入時Ｃ
ＰＵ側からの要求による前記記憶素子への書込み、読出
し及びり７し、シーをするためのタイミングを発生する
第１のタイミング発生手段と、主電源切断時り７レツシ
ーをするためのタイミングを発生する第２のタイミング
発生手段を備えたことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第４図は本発明の一実施例を示すブロック図である。不
発明のＭＥＭ４０１は、電源確定信号４２０を入力し、
退避処理タイミング信号４２１及びタイミングそ−ド切
換信号４２２を出力する電源確定信号受信回路４１０と
、読出し／書込み、１ 要求信号４２３．退避処理タイ
ミング信号４２１″ 及びり７レツシヱ要求償号４２４
を入力し、読出し／書込み指令信号４２５及びリフレッ
シュ受諾、゛ 信号４２６を出力するバス制御回路４
１１と、す７し、シー受諾信号４２６を入力し、す７レ
ツブ＝要求信号４２４．ｌＪ７レツシユ指令信号４２７
及びリフレッシュアドレス４２８を出力するリフレッシ
ュ制御回路４１２と、アドレス信号４２９を入力し、貯
えたのち、読出し／書込みアドレス４３０を出力するア
ドレス制御回路４１３と、ＣＰＵ４００から書込みデー
タ４３１及びＭＯ８ＩＣ４１７から読出しデータ４３２
′を入力し、ＣＰＵ４００への読出しデータ４３１′及
びＭＯ８ＩＣへの書込みデータ４３２を出力するデータ
制御回路４１４と、タイミングモード切替信号４２２゜
読出し／書込み指令信号４２５及びり７し、シュ指令信
号４２７を入力し、ＭＯＳタイミング信号４３３及び行
／列アドレス切換信号４３５を出力する第１のタイミン
グ発生手段４１５と、タイミングモード切替信号４２２
及びす７レツシユ指令信号４２７を入力し、ＭＯＳタイ
ミング信号４３３を出力する第２のタイミング発生手段
４１８と、 □リフレッシュアビ２フ４２８１行／列
アドレス切換信号４３５及び読出し／書込みアドレス４
３０を入力し、ＭＯＳアドレス４３４を出力するアドレ
ス選択回路４１６と、ＭＯＳタイミング信号４３３、Ｍ
ＯＳアドレス４３４及び書込みデータ４３２ （書込み
時）を入力し、読出し時、読出しデータ４３２′を出力
するダイナミックＭＯ８ＩＣ１１７よシ構成される。な
お、■は主電源から直接給電される電源であシ、ＶＢは
主電源が投入されている間は主電源から給電されるが、
切断されると他のバックア、グ手段から、給電される電
源である。
発明のＭＥＭ４０１は、電源確定信号４２０を入力し、
退避処理タイミング信号４２１及びタイミングそ−ド切
換信号４２２を出力する電源確定信号受信回路４１０と
、読出し／書込み、１ 要求信号４２３．退避処理タイ
ミング信号４２１″ 及びり７レツシヱ要求償号４２４
を入力し、読出し／書込み指令信号４２５及びリフレッ
シュ受諾、゛ 信号４２６を出力するバス制御回路４
１１と、す７し、シー受諾信号４２６を入力し、す７レ
ツブ＝要求信号４２４．ｌＪ７レツシユ指令信号４２７
及びリフレッシュアドレス４２８を出力するリフレッシ
ュ制御回路４１２と、アドレス信号４２９を入力し、貯
えたのち、読出し／書込みアドレス４３０を出力するア
ドレス制御回路４１３と、ＣＰＵ４００から書込みデー
タ４３１及びＭＯ８ＩＣ４１７から読出しデータ４３２
′を入力し、ＣＰＵ４００への読出しデータ４３１′及
びＭＯ８ＩＣへの書込みデータ４３２を出力するデータ
制御回路４１４と、タイミングモード切替信号４２２゜
読出し／書込み指令信号４２５及びり７し、シュ指令信
号４２７を入力し、ＭＯＳタイミング信号４３３及び行
／列アドレス切換信号４３５を出力する第１のタイミン
グ発生手段４１５と、タイミングモード切替信号４２２
及びす７レツシユ指令信号４２７を入力し、ＭＯＳタイ
ミング信号４３３を出力する第２のタイミング発生手段
４１８と、 □リフレッシュアビ２フ４２８１行／列
アドレス切換信号４３５及び読出し／書込みアドレス４
３０を入力し、ＭＯＳアドレス４３４を出力するアドレ
ス選択回路４１６と、ＭＯＳタイミング信号４３３、Ｍ
ＯＳアドレス４３４及び書込みデータ４３２ （書込み
時）を入力し、読出し時、読出しデータ４３２′を出力
するダイナミックＭＯ８ＩＣ１１７よシ構成される。な
お、■は主電源から直接給電される電源であシ、ＶＢは
主電源が投入されている間は主電源から給電されるが、
切断されると他のバックア、グ手段から、給電される電
源である。
次に本実施例の動作について説明する。
読出し／書込み動作は、第１図で示した従来例と全く同
じように夾行できる。ただし、第１図におけるタイミン
グ発生手段１１５は第２図における第１のタイミング発
生手段４１５と対応する。
じように夾行できる。ただし、第１図におけるタイミン
グ発生手段１１５は第２図における第１のタイミング発
生手段４１５と対応する。
また、タイミングモード信号４２２は、主電源が投入さ
れているときは第１のタイミング発生手段４１５が＝３
択されように出力される。す７レツシ工動作は、主電源
■が投入されているときけ第１図で説明した従来技術と
全く同じよう知実行できるＯ 主電源が切断されたときは、電源確定信号受信回路４１
０よシ出力されるタイミングモード切換信号４２２は、
第２のタイミング発生手段４１８が選択されるように出
力される。こうして、す７し、シェ動作のＭＯ８タイミ
ング４３３は第２のタイミング発生手段４１８より発生
される。
れているときは第１のタイミング発生手段４１５が＝３
択されように出力される。す７レツシ工動作は、主電源
■が投入されているときけ第１図で説明した従来技術と
全く同じよう知実行できるＯ 主電源が切断されたときは、電源確定信号受信回路４１
０よシ出力されるタイミングモード切換信号４２２は、
第２のタイミング発生手段４１８が選択されるように出
力される。こうして、す７し、シェ動作のＭＯ８タイミ
ング４３３は第２のタイミング発生手段４１８より発生
される。
さて、第２のタイミング発生手段４１８の一例を第５図
、第６図を用いて更に説明する。第５図は、す７レツシ
エを行なうために必要な最低限のタイミング（几Ａ８１
種でよい）を発生させる回路、第６図はその波形を示す
図である。第５図の回路は入力信号線５０１、出力信号
線５０４、ワンショット回路５００１コンデンサ５０２
、抵抗５０３よシ構成される。第６図において、６０１
は入力信号線５０１０波形を示し、６０４は出力信号線
５０４の波形を示す。出力波形６０４の幅Ｔｗは、コン
デンサ５０２．抵抗５０３の定数を変えることによって
調整できる。バックアップ時のり７レツシ一動作に必要
なタイミングの精度は読出し／書込み動作時のそれに比
し、比較的低精度でもよいので、第５図に示すような回
路でも充分であ木。
、第６図を用いて更に説明する。第５図は、す７レツシ
エを行なうために必要な最低限のタイミング（几Ａ８１
種でよい）を発生させる回路、第６図はその波形を示す
図である。第５図の回路は入力信号線５０１、出力信号
線５０４、ワンショット回路５００１コンデンサ５０２
、抵抗５０３よシ構成される。第６図において、６０１
は入力信号線５０１０波形を示し、６０４は出力信号線
５０４の波形を示す。出力波形６０４の幅Ｔｗは、コン
デンサ５０２．抵抗５０３の定数を変えることによって
調整できる。バックアップ時のり７レツシ一動作に必要
なタイミングの精度は読出し／書込み動作時のそれに比
し、比較的低精度でもよいので、第５図に示すような回
路でも充分であ木。
以上説明したように本実施例は、主電源切断時のリフレ
ッシュ動作すなわちバックアップ動作を。
ッシュ動作すなわちバックアップ動作を。
す７レツシ瓢に必要な最低限のタイミングのみを小規模
の回路で達成するＭ２のタイミング発生手段４１８によ
シ実行することで、バックア、プ時の消費電力の低減を
図って、バッファラグ時間の長い稼働性、信頼性の高い
半導体記憶装置を実現出来る。
の回路で達成するＭ２のタイミング発生手段４１８によ
シ実行することで、バックア、プ時の消費電力の低減を
図って、バッファラグ時間の長い稼働性、信頼性の高い
半導体記憶装置を実現出来る。
（発明の効果）
以上、詳細説明したように１本発明によれば、主電源切
断時、す７レツシエをするためのタイミングを発生する
第２のタイミング発生手段を備えることによシ、パ、ク
ア、グ時の消費電力の低減を図シ、バ、クア、グ時間の
長い半導体記憶装置が得られる。
断時、す７レツシエをするためのタイミングを発生する
第２のタイミング発生手段を備えることによシ、パ、ク
ア、グ時の消費電力の低減を図シ、バ、クア、グ時間の
長い半導体記憶装置が得られる。
第１図は、従来の半導体記憶装置の一例を示すブロック
図、第２図は第１図におけるタイミング発生手段を示す
回路図、第３図はそのタイミング波形図、第４図（ま本
発明の一実施例を示すブロック図、第５図は第４図にお
ける第２のタイミング発生手段を示す回路図、第６図は
そのタイミング波形図である。 ４００・・・・・・ＣＰＵ、４０１・・・・・・半導体
記憶装置、４１０・・・・・・電源確定信号受信回路、
４１１・・・・・・バス制御回路、４１２・・・・・・
す７レツシ、制御回路、４１３・・・・・・アドレス制
御回路、４１４・・・・・・データ制御回路、４１５・
・・・・・第１のタイミング発生手段、４１６・・・・
・・アドレス選択回路、４１７・・・・・・ダイナミ、
りＭＯＳ ＩＣ，４１８・・・・・第２のタイミング
発生手段、４２０・・・・・・電源確定信号、４２１・
・・・・・退避処理タイミング信号、４２２・・・・・
・タイミングモード切換信号、４２３・・・・・・読出
し／書込み要求信号、４２４・・・・・・す７レツシ工
要求信号、４２５・・・・・・読出し／書込み指令信号
、４２６・・・・・・す７レツシ工受諾信号、４２７・
・・・・・す７し、シュ指令信号、４２８・・・・・・
す７し、シュアドレス、４２９・・・・・・アドレス信
号、４３０・・団・読出し／書込みアドレス信号、４３
１．４３２・・・・・・書込みデータ、４３１’、４３
２’ ・・・・・・読出しデータ、４３３・・・・・・
ＭＯＳタイミング信号、４３４・川・・ＭＯＳアドレス
信号、４３５・・・・・・行／列アドレス切換信号、５
０１・・・・・・入力信号線、５ｏ４・・・・・・出力
信号線、５００・・・・・・ワンショット回路、５０２
・・・・・・コンデや ンサ、５０３・・・・・・抵抗、６０１・−・５０１の
波形、６０４−９ｓ Ｏ４゜、形。 ５ρθ Ｖａ 冥５図 第６図
図、第２図は第１図におけるタイミング発生手段を示す
回路図、第３図はそのタイミング波形図、第４図（ま本
発明の一実施例を示すブロック図、第５図は第４図にお
ける第２のタイミング発生手段を示す回路図、第６図は
そのタイミング波形図である。 ４００・・・・・・ＣＰＵ、４０１・・・・・・半導体
記憶装置、４１０・・・・・・電源確定信号受信回路、
４１１・・・・・・バス制御回路、４１２・・・・・・
す７レツシ、制御回路、４１３・・・・・・アドレス制
御回路、４１４・・・・・・データ制御回路、４１５・
・・・・・第１のタイミング発生手段、４１６・・・・
・・アドレス選択回路、４１７・・・・・・ダイナミ、
りＭＯＳ ＩＣ，４１８・・・・・第２のタイミング
発生手段、４２０・・・・・・電源確定信号、４２１・
・・・・・退避処理タイミング信号、４２２・・・・・
・タイミングモード切換信号、４２３・・・・・・読出
し／書込み要求信号、４２４・・・・・・す７レツシ工
要求信号、４２５・・・・・・読出し／書込み指令信号
、４２６・・・・・・す７レツシ工受諾信号、４２７・
・・・・・す７し、シュ指令信号、４２８・・・・・・
す７し、シュアドレス、４２９・・・・・・アドレス信
号、４３０・・団・読出し／書込みアドレス信号、４３
１．４３２・・・・・・書込みデータ、４３１’、４３
２’ ・・・・・・読出しデータ、４３３・・・・・・
ＭＯＳタイミング信号、４３４・川・・ＭＯＳアドレス
信号、４３５・・・・・・行／列アドレス切換信号、５
０１・・・・・・入力信号線、５ｏ４・・・・・・出力
信号線、５００・・・・・・ワンショット回路、５０２
・・・・・・コンデや ンサ、５０３・・・・・・抵抗、６０１・−・５０１の
波形、６０４−９ｓ Ｏ４゜、形。 ５ρθ Ｖａ 冥５図 第６図
Claims (1)
- ダイナミック型のＭＯＳＩＣを記憶素子とする半導体
記憶装置において、少なくとも自ら前記記憶素子のリフ
レッシュを行うための機能を備えたリフレッシュ制御回
路と、主電源投入時ＣＰＵ側からの要求による前記記憶
素子への書込み、読出し及びリフレッシュをするための
タイミングを発生する第１のタイミング発生手段と、主
電源切断時リフレッシュをするためのタイミングを発生
する第２のタイミング発生手段を備えたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167498A JPS6145494A (ja) | 1984-08-10 | 1984-08-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167498A JPS6145494A (ja) | 1984-08-10 | 1984-08-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145494A true JPS6145494A (ja) | 1986-03-05 |
Family
ID=15850794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167498A Pending JPS6145494A (ja) | 1984-08-10 | 1984-08-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145494A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293593A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | メモリバツクアツプ制御回路 |
| JPS6452292A (en) * | 1987-04-21 | 1989-02-28 | Casio Computer Co Ltd | Refreshing device for dynamic memory |
| JPH0325788A (ja) * | 1989-06-23 | 1991-02-04 | Nippon Steel Corp | メモリ装置 |
-
1984
- 1984-08-10 JP JP59167498A patent/JPS6145494A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293593A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | メモリバツクアツプ制御回路 |
| JPS6452292A (en) * | 1987-04-21 | 1989-02-28 | Casio Computer Co Ltd | Refreshing device for dynamic memory |
| JPH0325788A (ja) * | 1989-06-23 | 1991-02-04 | Nippon Steel Corp | メモリ装置 |
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