JPS5919299A - パワ−ダウンモニタ回路 - Google Patents
パワ−ダウンモニタ回路Info
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- JPS5919299A JPS5919299A JP57127121A JP12712182A JPS5919299A JP S5919299 A JPS5919299 A JP S5919299A JP 57127121 A JP57127121 A JP 57127121A JP 12712182 A JP12712182 A JP 12712182A JP S5919299 A JPS5919299 A JP S5919299A
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- JP
- Japan
- Prior art keywords
- flip
- memory cell
- power
- power supply
- flop circuit
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/81—Threshold
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特にスタティックＲＡＭ（ラン
ダムアクセスメモリ）回路におい−で電源′層圧が所定
電圧より低下した場合を検出するためのパワーダウンモ
ニタ回路に関する。
ダムアクセスメモリ）回路におい−で電源′層圧が所定
電圧より低下した場合を検出するためのパワーダウンモ
ニタ回路に関する。
第１図はスタティックＲＡＭ回路の電源系統を示すもの
であり、ｖＣＣは主電源の電圧、Ｖ８Ｂはスタンバイ′
市、源Ｅ８Ｂの電圧、Ｄは主電源とスタンバイ電源ＥＩ
’ｌＢとの間に接続されたダイオードである。このよう
なＲＡＭ回路において、主電源電圧ＶＣＣがたとえば第
２図に示すように通常電圧５ｖから低下し、再び５ｖに
復帰した場合を考える。この場合、上記ＶＣＣの低下時
にスタンバイ電源電圧Ｖ８Ｂがメモリセルのデータを保
持可能な保持電圧（たとえば３Ｖ）以上であれば問題は
ないが、そうでなくてたとえば第２図に点線で示すよう
に一ヒ記保持電圧より低下することがあると、メモリセ
ルでデータを正確に保持することができなくなってＲＡ
Ｍデータが信頼できなくなる。そこで、このような事態
の原因、すなわちパワーダウンが生じた場合を検出し、
電源復帰時ζこＲＡＭデータが信頼できないことを知ら
せるためにパワーダウン回路が設けられる。
であり、ｖＣＣは主電源の電圧、Ｖ８Ｂはスタンバイ′
市、源Ｅ８Ｂの電圧、Ｄは主電源とスタンバイ電源ＥＩ
’ｌＢとの間に接続されたダイオードである。このよう
なＲＡＭ回路において、主電源電圧ＶＣＣがたとえば第
２図に示すように通常電圧５ｖから低下し、再び５ｖに
復帰した場合を考える。この場合、上記ＶＣＣの低下時
にスタンバイ電源電圧Ｖ８Ｂがメモリセルのデータを保
持可能な保持電圧（たとえば３Ｖ）以上であれば問題は
ないが、そうでなくてたとえば第２図に点線で示すよう
に一ヒ記保持電圧より低下することがあると、メモリセ
ルでデータを正確に保持することができなくなってＲＡ
Ｍデータが信頼できなくなる。そこで、このような事態
の原因、すなわちパワーダウンが生じた場合を検出し、
電源復帰時ζこＲＡＭデータが信頼できないことを知ら
せるためにパワーダウン回路が設けられる。
ところで、このようなパワーダウン回路は、前述したメ
モリセル保持電圧に若干の余裕αを見込んだ電圧より電
源電圧低下が生じたか否かを正確に検出する必要がある
が、従来はＲＡＭ毎に上記余裕電圧αがばらつくために
常に正確なパワーダウン検出を行なうことができなかっ
た。
モリセル保持電圧に若干の余裕αを見込んだ電圧より電
源電圧低下が生じたか否かを正確に検出する必要がある
が、従来はＲＡＭ毎に上記余裕電圧αがばらつくために
常に正確なパワーダウン検出を行なうことができなかっ
た。
本発明は上記の事情に鑑みてなされたもので、メモリセ
ル保持電圧に対して相対精度の良い余裕電圧を見込んだ
値より電源電圧が低下したか否かを検出でき、信頼性の
高い検出出力を発生し得るパワーダウンモニタ回路を提
供するものである。
ル保持電圧に対して相対精度の良い余裕電圧を見込んだ
値より電源電圧が低下したか否かを検出でき、信頼性の
高い検出出力を発生し得るパワーダウンモニタ回路を提
供するものである。
すなわち本発明は、スタティックＲＡＭのメモリセルを
形成するフリップフロップ回路と同様の回路接続を有し
、データ保持電圧が上記メモリセルのデータ保持電圧よ
り高くなるように使用抵抗負荷および使用ＭＯＳトラン
ジスタのデメンションが上記メモリセルとは異なり、上
記メモリセルと同じスタンバイ電源を動作電源とするパ
ワーダウン検出用のフリップフロップ回路を設け、この
回路に対してパワーダウンライトデータの書込みおよび
読出しを行なうよう（・こしたものである。したがって
、メモリセルのデータ保持電圧に対して相対精度の良い
余裕電圧を見込んだ値を検出基準としてパワーダウン検
出が可能になる。
形成するフリップフロップ回路と同様の回路接続を有し
、データ保持電圧が上記メモリセルのデータ保持電圧よ
り高くなるように使用抵抗負荷および使用ＭＯＳトラン
ジスタのデメンションが上記メモリセルとは異なり、上
記メモリセルと同じスタンバイ電源を動作電源とするパ
ワーダウン検出用のフリップフロップ回路を設け、この
回路に対してパワーダウンライトデータの書込みおよび
読出しを行なうよう（・こしたものである。したがって
、メモリセルのデータ保持電圧に対して相対精度の良い
余裕電圧を見込んだ値を検出基準としてパワーダウン検
出が可能になる。
以下、図面を参照して本発明の一実施例をたとえばワン
チップマイクロコンピュータに適用した場合について詳
細に説明する。第３図において、３０はスタティックＲ
ＡＭ回路の１個のメモリセルを代表的に示したものであ
り、このメモリセル３０はＮチャンネルのディプレッシ
ョン（ＤＪ型のＭＯ８Ｉ−ランジスタＴ、およびＴｔと
、Ｎチャンネルのエンハンスメント■）型のＭＯＳ）ラ
ンジスタＴ３およびＴ、とにより構成されたフリップフ
ロップ回路である。すなわち、上記トランジスタＴ、お
よびＴ２は、各ドレインにスタンバイ′電源電圧Ｖ８Ｂ
が印加され、それぞれのゲート・ソース間が接続されて
負荷抵抗として使用されている。そして、上記トランジ
スタＴ、およびＴ、の各ソースは、対応して前記トラン
ジスタＴ３およびＴ４の各ドレインに接続されると共に
トランジスタＴ、およびＴｓの各ゲートに接続されてお
り、これらのトランジスタＴ、およびＴ４の各ソースは
接地されている。なお、３１および３２はスタティック
ＲＡＭ回路の一対のデータ線であり、ＴｔＩおよびＴ、
はリード／ライト用のＭｏｓ＋−ランジスタであって、
第１アンドゲート３３の出力信号がそれぞれのゲートに
印加される。
チップマイクロコンピュータに適用した場合について詳
細に説明する。第３図において、３０はスタティックＲ
ＡＭ回路の１個のメモリセルを代表的に示したものであ
り、このメモリセル３０はＮチャンネルのディプレッシ
ョン（ＤＪ型のＭＯ８Ｉ−ランジスタＴ、およびＴｔと
、Ｎチャンネルのエンハンスメント■）型のＭＯＳ）ラ
ンジスタＴ３およびＴ、とにより構成されたフリップフ
ロップ回路である。すなわち、上記トランジスタＴ、お
よびＴ２は、各ドレインにスタンバイ′電源電圧Ｖ８Ｂ
が印加され、それぞれのゲート・ソース間が接続されて
負荷抵抗として使用されている。そして、上記トランジ
スタＴ、およびＴ、の各ソースは、対応して前記トラン
ジスタＴ３およびＴ４の各ドレインに接続されると共に
トランジスタＴ、およびＴｓの各ゲートに接続されてお
り、これらのトランジスタＴ、およびＴ４の各ソースは
接地されている。なお、３１および３２はスタティック
ＲＡＭ回路の一対のデータ線であり、ＴｔＩおよびＴ、
はリード／ライト用のＭｏｓ＋−ランジスタであって、
第１アンドゲート３３の出力信号がそれぞれのゲートに
印加される。
一方、Ｄ型ＭＯ８）ランジスタＴ、□およびＴ ２＋と
Ｅ型ＭＯＳトランジスタＴ 、Ｉおよび′Ｆ４′とによ
り前述したメモリセル３０と同様の接続のフリップフロ
ップ回路３４が構成されている、この」易合、このフリ
ップフロップ回路３４と前記メモリセル３０との間で各
トランジスタのサイズ（デメンション）関係が次のよう
１こ設定されている。
Ｅ型ＭＯＳトランジスタＴ 、Ｉおよび′Ｆ４′とによ
り前述したメモリセル３０と同様の接続のフリップフロ
ップ回路３４が構成されている、この」易合、このフリ
ップフロップ回路３４と前記メモリセル３０との間で各
トランジスタのサイズ（デメンション）関係が次のよう
１こ設定されている。
Ｔ Ｉ’ ＞ Ｔ ｔ” ”’ Ｔ 、＝ Ｔ ２
・・−・（１）Ｔ ３’ ＜ Ｔ ４’ ”’ Ｔ
ｓ ”” Ｔ ４ ’・−＝ （２）そし
て、上記フリップフロップ回路３４におけるトランジス
タＴ、ｌおよびＴ３”の接続点（ノードＡ）はバッファ
ゲート（たとえはインバータ３５）の入力端に接続され
、トランジスタＩｌｌ 、１およびＴ、′の接続点（ノ
ードＢ）はパワータウンライト用のＭＯ８Ｉ−ランジス
タＴ？を介してマイクロコンピュータのデータバス（た
とえば内部バス３６）番こ接続されている。上記トラン
ジスタＴ、のゲートには第２アンドゲート３７の出力信
号が印加されている。また、前記インバータ３５の出力
端はパワーダＮ）ンリード用のＭＯＳトランジスタＴ８
を介して前記内部バス３６に接続されており、−上記ト
ランジスタＴ８の／７’−トにはパワーダウンリード信
号が印加される。なお、ｎ↑１記第１アンドケート３３
および第２アンドゲート３７はそれぞれ動作電源として
スタンバイ′７式源電ＩＥＶＳＢが印加され、それぞれ
の−力の入力としてＲＡＭイネ−フル信号が印加される
。そして、第１アンドゲート３３の他方の入力としてＲ
Ａ Ｍリード／ライトイ３号が印加され、第２アンドケ
ー１３７の他方の入力トシてパワータウンライト信号が
印加される。
・・−・（１）Ｔ ３’ ＜ Ｔ ４’ ”’ Ｔ
ｓ ”” Ｔ ４ ’・−＝ （２）そし
て、上記フリップフロップ回路３４におけるトランジス
タＴ、ｌおよびＴ３”の接続点（ノードＡ）はバッファ
ゲート（たとえはインバータ３５）の入力端に接続され
、トランジスタＩｌｌ 、１およびＴ、′の接続点（ノ
ードＢ）はパワータウンライト用のＭＯ８Ｉ−ランジス
タＴ？を介してマイクロコンピュータのデータバス（た
とえば内部バス３６）番こ接続されている。上記トラン
ジスタＴ、のゲートには第２アンドゲート３７の出力信
号が印加されている。また、前記インバータ３５の出力
端はパワーダＮ）ンリード用のＭＯＳトランジスタＴ８
を介して前記内部バス３６に接続されており、−上記ト
ランジスタＴ８の／７’−トにはパワーダウンリード信
号が印加される。なお、ｎ↑１記第１アンドケート３３
および第２アンドゲート３７はそれぞれ動作電源として
スタンバイ′７式源電ＩＥＶＳＢが印加され、それぞれ
の−力の入力としてＲＡＭイネ−フル信号が印加される
。そして、第１アンドゲート３３の他方の入力としてＲ
Ａ Ｍリード／ライトイ３号が印加され、第２アンドケ
ー１３７の他方の入力トシてパワータウンライト信号が
印加される。
なお、第３図には主電源電圧ＶＣＣが示されていないが
、スタティックＲＡＭ回路では前記スタンバイ醒源電圧
Ｖ８Ｂだけでなく上記主市、源電圧ＶＣＣも使用されて
おり、たとえは前記ＲＡＭリード／ライト信号、パワー
ダウンライト信号、パワーダウンリード信号の信号源電
源は上記主電源が使用される。
、スタティックＲＡＭ回路では前記スタンバイ醒源電圧
Ｖ８Ｂだけでなく上記主市、源電圧ＶＣＣも使用されて
おり、たとえは前記ＲＡＭリード／ライト信号、パワー
ダウンライト信号、パワーダウンリード信号の信号源電
源は上記主電源が使用される。
次に、第３図の動作を説明する。先ず、主電源電圧ＶＣ
Ｃが正常なときに、マイクロコンピュータの制御により
内部ノくス３６にノ１イレ−＜）しのパワーダウンライ
トデータが発生する。した力Ｓつで、ＲＡＭイネーブル
信号が７１イレヘルＱ）トきに、所定幅のパワーダウン
ライト信号（）Ａイレベル）が発生すると、第２アンド
ゲート３７の出力信号１こよりトランジスタＴｙがオン
（こなり、このトランジスタＴ？を通じて７１１゛ンブ
フロツプ回路３４に７１イレベル（１″′）が書き込ま
れる。これによってトランジスタＴ３“がオン番こなり
、ノードＡはローレベル（０”）となり、トランジスタ
Ｔ、１はオフになっている。次に、何らかの原因番こよ
り主電源電圧ＶＣＣが低下し、力）つスタンバイ電源電
圧Ｖ８Ｂがフリップフロップ回路３４のデータ保持電圧
以下になったとする。
Ｃが正常なときに、マイクロコンピュータの制御により
内部ノくス３６にノ１イレ−＜）しのパワーダウンライ
トデータが発生する。した力Ｓつで、ＲＡＭイネーブル
信号が７１イレヘルＱ）トきに、所定幅のパワーダウン
ライト信号（）Ａイレベル）が発生すると、第２アンド
ゲート３７の出力信号１こよりトランジスタＴｙがオン
（こなり、このトランジスタＴ？を通じて７１１゛ンブ
フロツプ回路３４に７１イレベル（１″′）が書き込ま
れる。これによってトランジスタＴ３“がオン番こなり
、ノードＡはローレベル（０”）となり、トランジスタ
Ｔ、１はオフになっている。次に、何らかの原因番こよ
り主電源電圧ＶＣＣが低下し、力）つスタンバイ電源電
圧Ｖ８Ｂがフリップフロップ回路３４のデータ保持電圧
以下になったとする。
この場合、前式（１） 、 （２）に示したような関係
のため、フリップフロップ回路３４のノードＡはメモリ
セル３０のトランジスタＴ、およびＴ３の接続点（ノー
ドＣ）よりもノ１イレペルζこなり易く、またフリップ
フロップ回路３４のトランジスタＴ、＋はメモリセル３
０のトランジスタＴ４よりもハイレベルを感知し易くな
っている。換言すれば、フリップ７０７１回路３４は、
ノードＡおよびノ・−ドＢの電位の−ｒンバランスによ
−ってデータ（前−己パワーダウンライトデータ）の保
持電圧がメモリセル３０のデータ保持電圧よりも若干（
α）冒＜なっている。したが−って、前記スタンバイ屯
源這圧Ｖ８Ｂがメモリセル３０のデータ保持電圧に余裕
電圧αを見込んだ値、すなわちフリップフロップ回路３
４のデータ保持電圧より低くなると、フリップフロップ
回路３４のトランジスタＴ３°がオフ番こ反転してノー
ドＡがハイレベルに反転し、同時にトランジスタＴ４”
がオンに反転してノードＢがローレベルに反転すること
によってパｒルーダウン検出が行なわれ、る。このよう
に、フリップフロップ回路３４のパワータウンライトデ
ータが反転すると、インバータ３５の出力はローレベル
（こなる。この後、主電源電圧ＶＣＣが復帰し、スタン
バイ電源電圧Ｖ８ｎも正常値（こ復帰すると、マイクロ
コンピュータの制御により所定幅のパワーダウンリード
信号（ハイレベル）が発生してトランジスタＴ８がオン
ζこなり、このトランジスタＴ８を通じて前記インバー
タ３５のローレベル出力か内部バス３６（こ読み出され
る。このローレベルの読出出力は、パワーダウンが生じ
たこと（換言すればメモリセル３ｏのデータがｍＲでき
なりｆ、（ったこと）を多ゎずイｈ号として処理される
。
のため、フリップフロップ回路３４のノードＡはメモリ
セル３０のトランジスタＴ、およびＴ３の接続点（ノー
ドＣ）よりもノ１イレペルζこなり易く、またフリップ
フロップ回路３４のトランジスタＴ、＋はメモリセル３
０のトランジスタＴ４よりもハイレベルを感知し易くな
っている。換言すれば、フリップ７０７１回路３４は、
ノードＡおよびノ・−ドＢの電位の−ｒンバランスによ
−ってデータ（前−己パワーダウンライトデータ）の保
持電圧がメモリセル３０のデータ保持電圧よりも若干（
α）冒＜なっている。したが−って、前記スタンバイ屯
源這圧Ｖ８Ｂがメモリセル３０のデータ保持電圧に余裕
電圧αを見込んだ値、すなわちフリップフロップ回路３
４のデータ保持電圧より低くなると、フリップフロップ
回路３４のトランジスタＴ３°がオフ番こ反転してノー
ドＡがハイレベルに反転し、同時にトランジスタＴ４”
がオンに反転してノードＢがローレベルに反転すること
によってパｒルーダウン検出が行なわれ、る。このよう
に、フリップフロップ回路３４のパワータウンライトデ
ータが反転すると、インバータ３５の出力はローレベル
（こなる。この後、主電源電圧ＶＣＣが復帰し、スタン
バイ電源電圧Ｖ８ｎも正常値（こ復帰すると、マイクロ
コンピュータの制御により所定幅のパワーダウンリード
信号（ハイレベル）が発生してトランジスタＴ８がオン
ζこなり、このトランジスタＴ８を通じて前記インバー
タ３５のローレベル出力か内部バス３６（こ読み出され
る。このローレベルの読出出力は、パワーダウンが生じ
たこと（換言すればメモリセル３ｏのデータがｍＲでき
なりｆ、（ったこと）を多ゎずイｈ号として処理される
。
なお、前記スタンバイ電源電圧Ｖ８Ｂがフリップフロッ
プ回路３４のデータ保持電圧まで低下しないで再び正常
に復帰した場合には、フリップフロップ回路３４のパワ
ーダウンライトデータは反転しないでそのままであるか
ら、ノードＡ ハローレベル、インバータ３５の出力は
ハイレベルであり、パワーダウンリード信号により内部
バス３６に読み出されたデータは最初に内部バス３６に
発生されたパワーダウンライトデータと同じくハイレベ
ルである。このハイレベルのり、出出力は、パワーダウ
ンが生じなかったことを表わす信号として処理される。
プ回路３４のデータ保持電圧まで低下しないで再び正常
に復帰した場合には、フリップフロップ回路３４のパワ
ーダウンライトデータは反転しないでそのままであるか
ら、ノードＡ ハローレベル、インバータ３５の出力は
ハイレベルであり、パワーダウンリード信号により内部
バス３６に読み出されたデータは最初に内部バス３６に
発生されたパワーダウンライトデータと同じくハイレベ
ルである。このハイレベルのり、出出力は、パワーダウ
ンが生じなかったことを表わす信号として処理される。
また、前記ＲＡＭイネーブル信号の信号源電源にスタン
バイ電源を利用し、主電源電圧ＶＣＣの低下を検出する
と共にその低下前にＲＡＭイネーブル信号をローレベル
に才るように構成しておけば、主′冠源電圧ｙｃｃの低
下曲番こ第１アンドゲート３３および第２７′ンド／７
’−ト３７を禁止状態（こ設定してメモリセル３０−＼
のデータ書込みおよびフリップフロップ回路３４へのパ
ワーダウンライトデータ畳込みを禁止し、メモリセル３
０およびツリツブフロップ回路３４への誤ったデータ書
込みを防止することが可能をこなる。
バイ電源を利用し、主電源電圧ＶＣＣの低下を検出する
と共にその低下前にＲＡＭイネーブル信号をローレベル
に才るように構成しておけば、主′冠源電圧ｙｃｃの低
下曲番こ第１アンドゲート３３および第２７′ンド／７
’−ト３７を禁止状態（こ設定してメモリセル３０−＼
のデータ書込みおよびフリップフロップ回路３４へのパ
ワーダウンライトデータ畳込みを禁止し、メモリセル３
０およびツリツブフロップ回路３４への誤ったデータ書
込みを防止することが可能をこなる。
なお、本発明は上記実施例に限られるものではなく、パ
ワーダウン検出後に内部バスに読み出されたデータが、
最初の書込み時のライトデータに対して逆論理でなくて
同論理となるように回路変更を行なってもよい。また、
上記ノクワーダウンライトデータを書込むための内部）
くスとは異なるデータバスにパワーダウン検出データを
読出すようにしてもよい。また、トランジスタ’ｒ＋、
Ｔ２．ＴＩ’およびＴ２′を抵抗に置換してもよい。
ワーダウン検出後に内部バスに読み出されたデータが、
最初の書込み時のライトデータに対して逆論理でなくて
同論理となるように回路変更を行なってもよい。また、
上記ノクワーダウンライトデータを書込むための内部）
くスとは異なるデータバスにパワーダウン検出データを
読出すようにしてもよい。また、トランジスタ’ｒ＋、
Ｔ２．ＴＩ’およびＴ２′を抵抗に置換してもよい。
上述したようなパワーダウンモニタ回路は、スタティッ
クＲＡＭメモリセルと同様接続であってデメンションが
異なる仁とによりデータ保持電圧がメモリセルのそれよ
り若干商いブリップフロップ回路を用い、このフリップ
フロップ回路ｔこメモリセルと同じスタンバイ電源を印
加し、このフリップフロップ回路ｉこノ寸ワーグウンラ
イトデータを書込んでおき、このライトデータの反転に
よってパワーダウン検出を行なうようにしている。した
がって、フリップフロップ回路のデータ保持電圧はメモ
リセルのデータ保持電圧に比べて常番こ相対的に一定の
割合で高いから、メモリセルのデータ保持電圧に対して
常に所定の余裕電圧を見込んだ電源電圧を検出基準とし
てパワーダウン検出が可能である。
クＲＡＭメモリセルと同様接続であってデメンションが
異なる仁とによりデータ保持電圧がメモリセルのそれよ
り若干商いブリップフロップ回路を用い、このフリップ
フロップ回路ｔこメモリセルと同じスタンバイ電源を印
加し、このフリップフロップ回路ｉこノ寸ワーグウンラ
イトデータを書込んでおき、このライトデータの反転に
よってパワーダウン検出を行なうようにしている。した
がって、フリップフロップ回路のデータ保持電圧はメモ
リセルのデータ保持電圧に比べて常番こ相対的に一定の
割合で高いから、メモリセルのデータ保持電圧に対して
常に所定の余裕電圧を見込んだ電源電圧を検出基準とし
てパワーダウン検出が可能である。
上述したように本発明によれば、スタティックＲＡＭ回
路のメモリセル保持電圧（こ対して相対精度の良い介社
ｆ電圧を見込んだ値より電源電圧が低下したか否かを検
出でき、Ｉｌハ頼性の乱い検出出力を発生し得るパワー
ダウンモニタ回路を提供できる。
路のメモリセル保持電圧（こ対して相対精度の良い介社
ｆ電圧を見込んだ値より電源電圧が低下したか否かを検
出でき、Ｉｌハ頼性の乱い検出出力を発生し得るパワー
ダウンモニタ回路を提供できる。
第１図はスタティックＲＡＭ回路の電源系統を説明する
ために示す図、第２図は第１図の電源系統の電圧低下お
よび復帰の一例を示す電圧波形図、第３図は本発明に係
るパワーダウンモニタ回路の一実施例を示す回路図であ
る。 ＶＳｓ・・・スタンバイ電源電圧、 ＶＣＣ・・主電源
電圧、３０・・メモリセル、３４・・・フリップフロッ
プ回路、Ｔ、〜Ｔ、、Ｔ、°〜Ｔ、ｌ・・・ＭＯＳトラ
ンジスタ。
ために示す図、第２図は第１図の電源系統の電圧低下お
よび復帰の一例を示す電圧波形図、第３図は本発明に係
るパワーダウンモニタ回路の一実施例を示す回路図であ
る。 ＶＳｓ・・・スタンバイ電源電圧、 ＶＣＣ・・主電源
電圧、３０・・メモリセル、３４・・・フリップフロッ
プ回路、Ｔ、〜Ｔ、、Ｔ、°〜Ｔ、ｌ・・・ＭＯＳトラ
ンジスタ。
Claims (2)
- （１） スタティックＲＡＭのメモリセルを形成スる
フリップフロップ回路と同様の回路接続を有し、データ
保持電圧が上記メモリセルのデータ保持電圧より高くな
るように使用抵抗負荷および使用ＭＯＳトランジスタの
デメンションが上記メモリセルとは異なり、上記メモリ
セルと同じスタンバイ電源を動作電源とするパワーダウ
ン検出用のフリップフロップ回路と、前記スタティック
ＲＡＭに供給される主電源電圧の正常時−こ上記パワー
ダウン検出用のフリップフロップ回路にパワーダウンラ
イトデータを臀込む手段と、前記主電源電圧が一旦低下
してから正常に復帰した後に上記パワーダウン検出用の
フリップフロップ回路からデータを読出す手段とを具備
することを特徴とするパワーダウンモニタ回路。 - （２） 前？ｒｅメモリセルのフリ゛ノブフロ゛ンプ
回路（ま、それぞれのドレインがスタツフくイ電源に接
続されそれぞれゲートパノース同志力３接続されたディ
プレッション型のＭＯＳトランジスタＴ１およびＴ、と
、このＭＯＳ ）ランジスタＴ １ｉ６ヨ（Ｊ Ｔ ２
の各ソースに対応してそれぞれのドレインが接続され、
上記ＭＯ８Ｉ−ランジスタＴ、およびＴＩの各ソースに
対応してそれぞれのゲートが接続され、それぞれの゛ノ
ースが接地されるエンハンスメント型のＭＯＳトランジ
スタＴ３およびＴ、とから成り、前記パワーダウン検出
用のフリップフロップ回１Ｍハ、上記ＭＯＳトランジス
タＴＩおよびＴ、に対応するディプレッション型０）
Ｍ ＯＳトランジスタｒｌ’ｌ、ｌおよびＴ２°と、前
記ＭＯＳトランジスタＴ３およびＴ、 Ｇこ対ルムする
エンハンスメント型のＭＯＳトランジスタＴｓｌおよび
Ｔ 、ｌとから成り、上記各トランジスタのデメンショ
ン関係がＴｔ’＞Ｔ２’＝ＴＩ ＝ＴｔおよびＴ ＠’
＜ Ｔ ４’ ＝Ｔ ３ ＝Ｔ ４ ｃこ設定されて
なるこさを特徴とする特許請求の範囲第１項記載のパワ
ーダウンモニタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127121A JPS5919299A (ja) | 1982-07-21 | 1982-07-21 | パワ−ダウンモニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127121A JPS5919299A (ja) | 1982-07-21 | 1982-07-21 | パワ−ダウンモニタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919299A true JPS5919299A (ja) | 1984-01-31 |
Family
ID=14952122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127121A Pending JPS5919299A (ja) | 1982-07-21 | 1982-07-21 | パワ−ダウンモニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012016798A (ja) * | 2010-07-09 | 2012-01-26 | Sumitomo Wiring Syst Ltd | チューブ加工装置及びチューブフラット化物製造方法 |
-
1982
- 1982-07-21 JP JP57127121A patent/JPS5919299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012016798A (ja) * | 2010-07-09 | 2012-01-26 | Sumitomo Wiring Syst Ltd | チューブ加工装置及びチューブフラット化物製造方法 |
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