JPS58159299A - 記憶デ−タの有効性検出回路 - Google Patents
記憶デ−タの有効性検出回路Info
- Publication number
- JPS58159299A JPS58159299A JP57043185A JP4318582A JPS58159299A JP S58159299 A JPS58159299 A JP S58159299A JP 57043185 A JP57043185 A JP 57043185A JP 4318582 A JP4318582 A JP 4318582A JP S58159299 A JPS58159299 A JP S58159299A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- level
- memory cells
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、多数のメモリセルを有する集積回路におい
て、供給されている電源電圧が低下した際にメモリセル
に記憶されているデータが反転せずに有効なものである
か否かを検出する記憶データの有効性検出回路に関する
。
て、供給されている電源電圧が低下した際にメモリセル
に記憶されているデータが反転せずに有効なものである
か否かを検出する記憶データの有効性検出回路に関する
。
ワンチップのマイクロコンピュータ等ではデータ記憶回
路としてＲＡＭ（ランダムアクセスメモリ）が用いられ
ている。このＲＡＭ内のメモリセルで予め記憶されてい
るデータは、ＲＡＭに供給されている電源電圧が低下す
ると破壊されて反転する場合があるので、電源電圧が低
下する恐れがある時には、ＲＡＭ内のデータ有効性を検
出する機能が付加されるＯが一般的である。
路としてＲＡＭ（ランダムアクセスメモリ）が用いられ
ている。このＲＡＭ内のメモリセルで予め記憶されてい
るデータは、ＲＡＭに供給されている電源電圧が低下す
ると破壊されて反転する場合があるので、電源電圧が低
下する恐れがある時には、ＲＡＭ内のデータ有効性を検
出する機能が付加されるＯが一般的である。
第１図は上記データの有効性を検出するための、記憶デ
ータの有効性検出回路の従来回路の構成図である。この
回路は、電源電圧が所定値よりも低下する場合に記憶デ
ータが反転することに着目したものであ）、電源電圧を
検出しその値が所定値よりも低下した場合に記憶データ
を無効と判断するようにしたものである。この回路の具
体的な構成は第１図に示すように、電源電圧ＶＣＣ印加
点と接地電位点との間にデイプレッションタイプのＮチ
ャネルＭＯＳ ＦＥＴ １のソース・ドレイン間および
エンハンスメントタイプのＮチャネルＭＯＳ ＦＥＴ
２のドレイン・ソース間を直列挿入し、上記内ＭＯＳ
ＦＥＴ １、２のドレイン共通接続点にそれぞれのゲー
トを接続し、さらに上記両ＭＯＳ ＦＥＴ １、２のド
レイン共通接続点の電位Ｖｎを演算増幅器からなる電圧
比較回路３の一方入力端に供給し、この電圧比較回路３
の他方入力端には電源電圧ＶＣＣを一対の抵抗４、５で
抵抗分割した電位Ｖ０を供給し、また上記電圧比較回路
３の圧力管セット、リセット形のフリップフロップ６の
セット入力端に供給するようにしたものである。
ータの有効性検出回路の従来回路の構成図である。この
回路は、電源電圧が所定値よりも低下する場合に記憶デ
ータが反転することに着目したものであ）、電源電圧を
検出しその値が所定値よりも低下した場合に記憶データ
を無効と判断するようにしたものである。この回路の具
体的な構成は第１図に示すように、電源電圧ＶＣＣ印加
点と接地電位点との間にデイプレッションタイプのＮチ
ャネルＭＯＳ ＦＥＴ １のソース・ドレイン間および
エンハンスメントタイプのＮチャネルＭＯＳ ＦＥＴ
２のドレイン・ソース間を直列挿入し、上記内ＭＯＳ
ＦＥＴ １、２のドレイン共通接続点にそれぞれのゲー
トを接続し、さらに上記両ＭＯＳ ＦＥＴ １、２のド
レイン共通接続点の電位Ｖｎを演算増幅器からなる電圧
比較回路３の一方入力端に供給し、この電圧比較回路３
の他方入力端には電源電圧ＶＣＣを一対の抵抗４、５で
抵抗分割した電位Ｖ０を供給し、また上記電圧比較回路
３の圧力管セット、リセット形のフリップフロップ６の
セット入力端に供給するようにしたものである。
このような構成でなる検出回路において、ディプレッシ
ョンタイプのＭＯＳ ＦＥＴ １は定電流回路として作
用し、電源電圧ＶＣＣの値にかかわりなく常に一定の電
流を流す、一方、エンハンスメントタイプのＭＯＳＦＥ
Ｔ ２は飽和領域で動作するため、そのドレイン電位す
なわち電位■ｎはＶＣＣの値にかかわらず一定値となる
。ここでＶＣＣが正常な値で、抵抗分割による電位Ｖ０
が一定電圧Ｖｎよりも高い場合、電圧比較回路３の出力
は０１レベルとなり、予めリセット状態に設定されるフ
リップフロップ６はセットされない、ところが、ＶＣＣ
が低下して、Ｖ０がＶｎよりも低くなったとき、電圧比
較回路３の出力は１１レベルに反転し、フリップフロッ
プ６はセットされる。したがって、このフリップフロッ
プ６の出力Ｑをみれは電源電圧ＶＣＣが低下したことが
わかり、この時、前記ＲＡＭ内の記憶データが反転して
いる可能性があることがわかる。
ョンタイプのＭＯＳ ＦＥＴ １は定電流回路として作
用し、電源電圧ＶＣＣの値にかかわりなく常に一定の電
流を流す、一方、エンハンスメントタイプのＭＯＳＦＥ
Ｔ ２は飽和領域で動作するため、そのドレイン電位す
なわち電位■ｎはＶＣＣの値にかかわらず一定値となる
。ここでＶＣＣが正常な値で、抵抗分割による電位Ｖ０
が一定電圧Ｖｎよりも高い場合、電圧比較回路３の出力
は０１レベルとなり、予めリセット状態に設定されるフ
リップフロップ６はセットされない、ところが、ＶＣＣ
が低下して、Ｖ０がＶｎよりも低くなったとき、電圧比
較回路３の出力は１１レベルに反転し、フリップフロッ
プ６はセットされる。したがって、このフリップフロッ
プ６の出力Ｑをみれは電源電圧ＶＣＣが低下したことが
わかり、この時、前記ＲＡＭ内の記憶データが反転して
いる可能性があることがわかる。
ところで、上記第１図の従来回路では、二つのＭＯＳ
ＦＥＴ １、２によって設定される電位Ｖｎを、メモリ
セルが実際にデータを記憶保持していることができる最
小の電源電圧に対応する電位Ｖ０に正確に一致させるこ
とはできず、両電位間には必らず誤差が生じ、しかも製
造プロセス上のパラメータのばらつきにより電位Ｖｎ、
Ｖ０の値が回路によって異なるため、メモリデータの有
効性を高精度に検出することができないという欠点があ
る。
ＦＥＴ １、２によって設定される電位Ｖｎを、メモリ
セルが実際にデータを記憶保持していることができる最
小の電源電圧に対応する電位Ｖ０に正確に一致させるこ
とはできず、両電位間には必らず誤差が生じ、しかも製
造プロセス上のパラメータのばらつきにより電位Ｖｎ、
Ｖ０の値が回路によって異なるため、メモリデータの有
効性を高精度に検出することができないという欠点があ
る。
さらに従来回路では演算増幅器を必要とするために、回
路構成が複雑となる欠点がある。
路構成が複雑となる欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリデータの有効性を高精度に判
断することができ、しかも回路構成も簡単な記憶データ
の有効性検出回路を提供することにある。
あり、その目的は、メモリデータの有効性を高精度に判
断することができ、しかも回路構成も簡単な記憶データ
の有効性検出回路を提供することにある。
この発明に係る記憶データの有効性検出回路は、ＲＡＭ
内のメモリセルと同一構成の一対の検出用メモリセルを
同一チップ内に設け、予めこの一対の横出用メモリセル
に１レベル、０レベルのデータを書き込み、さらにその
記憶データが共に正常な場合にその出力が０レベルとな
るようなゲート回路に上記一対の検出用メモリセルの記
憶データを供給するようにしたものである。
内のメモリセルと同一構成の一対の検出用メモリセルを
同一チップ内に設け、予めこの一対の横出用メモリセル
に１レベル、０レベルのデータを書き込み、さらにその
記憶データが共に正常な場合にその出力が０レベルとな
るようなゲート回路に上記一対の検出用メモリセルの記
憶データを供給するようにしたものである。
以下図面を参照してこの発明の実施例を説明する。第２
図において１１は多数のメモリセル１２を有するＲＡＭ
である。また、１３、１４は上記ＲＡＭ１１内のメモリ
セル１２と同一の回路構成を有する検出用のメモリセル
である。さらに１５はデータ書き込み回路であり、予め
このデータ書き込み回路１５によって上記一方の検出用
のメモリセル１３には１レベルのデータが、他方の検出
用のメモリセル１４にはＯレベルのデータがそれぞれ書
き込まれるようになっている。また。上記一方のメモリ
セル１３に記憶されたデータはＮＡＮＤゲート１６に直
接供給され、上記他方のメモリセル１４に記憶されたデ
ータはインバータ１７を介して同じくＮＡＮＤゲート１
６に供給される。そして、これらの回路は同一集積回路
内に形成され、ＲＡＭ１１内のメモリセル１２と一対の
検出用のメモリセル１３、１４には同一の電源電圧が供
給されるようになっている。
図において１１は多数のメモリセル１２を有するＲＡＭ
である。また、１３、１４は上記ＲＡＭ１１内のメモリ
セル１２と同一の回路構成を有する検出用のメモリセル
である。さらに１５はデータ書き込み回路であり、予め
このデータ書き込み回路１５によって上記一方の検出用
のメモリセル１３には１レベルのデータが、他方の検出
用のメモリセル１４にはＯレベルのデータがそれぞれ書
き込まれるようになっている。また。上記一方のメモリ
セル１３に記憶されたデータはＮＡＮＤゲート１６に直
接供給され、上記他方のメモリセル１４に記憶されたデ
ータはインバータ１７を介して同じくＮＡＮＤゲート１
６に供給される。そして、これらの回路は同一集積回路
内に形成され、ＲＡＭ１１内のメモリセル１２と一対の
検出用のメモリセル１３、１４には同一の電源電圧が供
給されるようになっている。
このような構成において、図示しない手段によってＲＡ
Ｍ１１内の各メモリセル１２に所定のデータを記憶させ
ると共に、データ書き込み回路１５によってメモリセル
１３、１４に１レベル、Ｏレベルそれぞれのデータを記
憶させる。
Ｍ１１内の各メモリセル１２に所定のデータを記憶させ
ると共に、データ書き込み回路１５によってメモリセル
１３、１４に１レベル、Ｏレベルそれぞれのデータを記
憶させる。
データ記憶後、この集積回路に供給されている電源電圧
が低下せず正常な値であれは、ＲＡＭ１１内の各メモリ
セル１１に予め記憶されているデータは反転せず、また
同様に一対のメモリセル１３、１４の記憶データも反転
せず１レベル、０レベルのままである。したがって、こ
のとき、ＮＡＮＤゲート１６の出力は０レベルとなり、
この０レベルによって、ＲＡＭ１１内のメモリセル１２
の記憶データが反転せすデータとして有効であると判断
することができる。
が低下せず正常な値であれは、ＲＡＭ１１内の各メモリ
セル１１に予め記憶されているデータは反転せず、また
同様に一対のメモリセル１３、１４の記憶データも反転
せず１レベル、０レベルのままである。したがって、こ
のとき、ＮＡＮＤゲート１６の出力は０レベルとなり、
この０レベルによって、ＲＡＭ１１内のメモリセル１２
の記憶データが反転せすデータとして有効であると判断
することができる。
一方、電源電圧が低下してＲＡＭ１１内のメモリセル１
３に記憶されているデータが反転するような場合、検出
用の一対のメモリセル１３、１４はＲＡＭ１１内のメモ
リセル１３同一の回路構成でありまた製造プロセスも等
しくかつ同一電源電圧が供給されているため、この一対
のメモリセル１３、１４でも同様に記憶データの反転が
起こる。
３に記憶されているデータが反転するような場合、検出
用の一対のメモリセル１３、１４はＲＡＭ１１内のメモ
リセル１３同一の回路構成でありまた製造プロセスも等
しくかつ同一電源電圧が供給されているため、この一対
のメモリセル１３、１４でも同様に記憶データの反転が
起こる。
ところで、電源電圧の低下によってメモリセルの記憶デ
ータが反転する場合、１レベルが０レベルにかつＯレベ
ルが１レベルに同時に反転するのではなく、どちらか反
転し易い一方のレベルが反転する。したがって、１レベ
ルから０レベル０反転の方が容易であるとすれは、電源
電圧の低下によって、メモリセル１３の記憶データのみ
が１レベルから０レベルに反転する。
ータが反転する場合、１レベルが０レベルにかつＯレベ
ルが１レベルに同時に反転するのではなく、どちらか反
転し易い一方のレベルが反転する。したがって、１レベ
ルから０レベル０反転の方が容易であるとすれは、電源
電圧の低下によって、メモリセル１３の記憶データのみ
が１レベルから０レベルに反転する。
するとＮＡＭＤゲート１６の出力は０レベルから１レベ
ルに反転し、このレベルへの反転によってメモリセル１
３、１４のうちいずれか一方の記憶データが反転したこ
とを判断することができ、このとき同時にＲＡＭ１１内
のメモリセル１３のいずれかの１レベルの記憶データも
反転しており、このＲＡＭ１１のデータが無効であると
判断することができる。すなわち、この実施例回路では
、同一集積回路のＲＡＭ１１内のメモリセル１２および
一対の検出用のメモリセル１３、１４はすべて同一特性
であると考えられるので、ＲＡＭ１１内のメモリセル１
２のデータの有効性を検出用のメモリセル１３、１４に
代表させて検出するようにしたものである。したがって
メモリセルの記憶データの反転そのものを直接検出する
ことができるため、製造プロセス上の諸条件のばらつき
に影響されずに記憶データの有効性を高精度に判断する
ことができる。
ルに反転し、このレベルへの反転によってメモリセル１
３、１４のうちいずれか一方の記憶データが反転したこ
とを判断することができ、このとき同時にＲＡＭ１１内
のメモリセル１３のいずれかの１レベルの記憶データも
反転しており、このＲＡＭ１１のデータが無効であると
判断することができる。すなわち、この実施例回路では
、同一集積回路のＲＡＭ１１内のメモリセル１２および
一対の検出用のメモリセル１３、１４はすべて同一特性
であると考えられるので、ＲＡＭ１１内のメモリセル１
２のデータの有効性を検出用のメモリセル１３、１４に
代表させて検出するようにしたものである。したがって
メモリセルの記憶データの反転そのものを直接検出する
ことができるため、製造プロセス上の諸条件のばらつき
に影響されずに記憶データの有効性を高精度に判断する
ことができる。
第３図は上記一対のメモリセル１３、１４とデータ書き
込み回路１５それぞれを具体的に示した記憶データの有
効性検出回路の構成図である。図示するように一つのメ
モリセル１３（または１４）は、電源電圧■ＣＣ印加点
と接地電位点との間に直列挿入され、ゲートが共通接続
されたエンハンスメントタイプのＰチャネルＭＯＳ Ｆ
ＥＴ２１およびＮチャネルＭＯＳ ＦＥＴ２２からなる
ＣＭＯＳインバータ２３、同じくエンハンスメントタイ
プのＰチャネルＭＯＳ ＦＥＴ ２４およびＮチャネル
ＭＯＳ ＦＥＴ ３５からなるもう一つのＣＭＯＳイン
バータ２６、トランスファーゲート用の二つのエンハン
スメントタイプのＮチャネルＭＯＳ ＦＥＴ２７、２８
および一対のデータ線２９、３０から構成されている。
込み回路１５それぞれを具体的に示した記憶データの有
効性検出回路の構成図である。図示するように一つのメ
モリセル１３（または１４）は、電源電圧■ＣＣ印加点
と接地電位点との間に直列挿入され、ゲートが共通接続
されたエンハンスメントタイプのＰチャネルＭＯＳ Ｆ
ＥＴ２１およびＮチャネルＭＯＳ ＦＥＴ２２からなる
ＣＭＯＳインバータ２３、同じくエンハンスメントタイ
プのＰチャネルＭＯＳ ＦＥＴ ２４およびＮチャネル
ＭＯＳ ＦＥＴ ３５からなるもう一つのＣＭＯＳイン
バータ２６、トランスファーゲート用の二つのエンハン
スメントタイプのＮチャネルＭＯＳ ＦＥＴ２７、２８
および一対のデータ線２９、３０から構成されている。
そして上記一方のＣＭＯＳインバータ２３の入力端は上
記トランスファゲート用の一方のＭＯＳ ＦＥＴ ２７
を介して一方のデータ線２９に接続されると共に他方の
ＣＭＯＳインバータ２６の出力端に接続される。さらに
他方のＣＭＯＳインパータ２６の入力端は上記トランス
ファゲート用の他方のＭＯＳ ＦＥＴ２８を介して他方
のデータ線３０に接続されると共にＣＭＯＳインバータ
２３の出力端に接続される。
記トランスファゲート用の一方のＭＯＳ ＦＥＴ ２７
を介して一方のデータ線２９に接続されると共に他方の
ＣＭＯＳインバータ２６の出力端に接続される。さらに
他方のＣＭＯＳインパータ２６の入力端は上記トランス
ファゲート用の他方のＭＯＳ ＦＥＴ２８を介して他方
のデータ線３０に接続されると共にＣＭＯＳインバータ
２３の出力端に接続される。
また、一方のメモリセル１３の一方のデータ線２９がＮ
ＡＮＤゲート１６の一方入力端に接続され、他方のメモ
リセル１４の一方のデータ線２９がインバータ１７を介
してＮＡＮＤゲートの他方入力端に接続される。上記ト
ランスファゲート用の二つのＮチャネルＭＯＳ ＦＥＴ
２７、２８のゲートには電源電圧ＶＣＣが常時供給さ
れていて、内ＭＯＳ ＦＥＴ２７、２８は常にオン状態
となっている。
ＡＮＤゲート１６の一方入力端に接続され、他方のメモ
リセル１４の一方のデータ線２９がインバータ１７を介
してＮＡＮＤゲートの他方入力端に接続される。上記ト
ランスファゲート用の二つのＮチャネルＭＯＳ ＦＥＴ
２７、２８のゲートには電源電圧ＶＣＣが常時供給さ
れていて、内ＭＯＳ ＦＥＴ２７、２８は常にオン状態
となっている。
データ書き込み回路１５は電源電圧ＶＣＣ（１レベル信
号）を反転して接地電位（０レベル信号）を出力するイ
ンバータ３１、１レベル信号印加点と上記一方のメモリ
セル１３の一方のデータ線２９との間に挿入されるＭＯ
Ｓ ＦＥＴ３３、０レベル信号印加点と上記一方のメモ
リセル１３の他方のデータ線３Ｏとの間に挿入されるＭ
ＯＳ ＦＥＴ３４、０レベル信号印加点と上記他方のメ
モリセル１４の一方のデータ線２９との間に挿入される
ＭＯＳ ＦＥＴ ３４、１レベル信号印加点と上記他方
のメモリセル１４の他方のデータ線３０との間に挿入さ
れるＭＯＳ ＦＥＴ３５から構成されている。そして上
記ＭＯＳ ＦＥＴ３３ないし３５はすべてエンハンスメ
ントタイプでＮチャネルのものであり、これらＭＯＳ
ＦＥＴ３３ないし３５のゲートにはデータ書き込み時に
１レベルとなる書き込みイネーブル信号ＥＮが供給され
るようになっている。
号）を反転して接地電位（０レベル信号）を出力するイ
ンバータ３１、１レベル信号印加点と上記一方のメモリ
セル１３の一方のデータ線２９との間に挿入されるＭＯ
Ｓ ＦＥＴ３３、０レベル信号印加点と上記一方のメモ
リセル１３の他方のデータ線３Ｏとの間に挿入されるＭ
ＯＳ ＦＥＴ３４、０レベル信号印加点と上記他方のメ
モリセル１４の一方のデータ線２９との間に挿入される
ＭＯＳ ＦＥＴ ３４、１レベル信号印加点と上記他方
のメモリセル１４の他方のデータ線３０との間に挿入さ
れるＭＯＳ ＦＥＴ３５から構成されている。そして上
記ＭＯＳ ＦＥＴ３３ないし３５はすべてエンハンスメ
ントタイプでＮチャネルのものであり、これらＭＯＳ
ＦＥＴ３３ないし３５のゲートにはデータ書き込み時に
１レベルとなる書き込みイネーブル信号ＥＮが供給され
るようになっている。
このような構成において、データ書き込み回路１５に１
レベルの書き込みイネーブル信号ＥＮを供給すると、Ｍ
ＯＳ ＦＥＴ３３ないし３５はすべてオンし、一方のメ
モリセル１３の一対のデータ線２９、３０には１レベル
、０レベルそれぞれのデータが供給され、他方のメモリ
セル１４の一対のデータ線２９、３０には０レベル、１
レベルそれぞれのデータが供給される。一対のメモリセ
ル１３、１４においてＭＯＳ ＦＥＴ２７、２８が常に
オンしているため、一方のメモリセル１３ではＣＭＯＳ
インパータ２３の入力端の信号が１レベル、出力端の信
号が０レベルとなるようにデータが設定され、この状態
を１レベルのデータが記憶されている状態とする。また
、他方のメモリセル１４ではＣＭＯＳインパータ２３の
入力端の信号が０レベル、出力端の信号が１レベルとな
るようにデータが設定され、この状態を０レベルのデー
タが記憶されている状態とする。この状態で書き込みイ
ネーブル信号ＥＮが０レベルになっても、メモリセル１
３、１４ではそれぞれ１レベル、０レベルのデータが記
憶、保持される。このような状態において、電源電圧Ｖ
ＣＣが正常であればメモリセル１３のデータ線２９のデ
ータは１レベルのまま変化せず。
レベルの書き込みイネーブル信号ＥＮを供給すると、Ｍ
ＯＳ ＦＥＴ３３ないし３５はすべてオンし、一方のメ
モリセル１３の一対のデータ線２９、３０には１レベル
、０レベルそれぞれのデータが供給され、他方のメモリ
セル１４の一対のデータ線２９、３０には０レベル、１
レベルそれぞれのデータが供給される。一対のメモリセ
ル１３、１４においてＭＯＳ ＦＥＴ２７、２８が常に
オンしているため、一方のメモリセル１３ではＣＭＯＳ
インパータ２３の入力端の信号が１レベル、出力端の信
号が０レベルとなるようにデータが設定され、この状態
を１レベルのデータが記憶されている状態とする。また
、他方のメモリセル１４ではＣＭＯＳインパータ２３の
入力端の信号が０レベル、出力端の信号が１レベルとな
るようにデータが設定され、この状態を０レベルのデー
タが記憶されている状態とする。この状態で書き込みイ
ネーブル信号ＥＮが０レベルになっても、メモリセル１
３、１４ではそれぞれ１レベル、０レベルのデータが記
憶、保持される。このような状態において、電源電圧Ｖ
ＣＣが正常であればメモリセル１３のデータ線２９のデ
ータは１レベルのまま変化せず。
またメモリセル１４のデータ線３９のデータは０レベル
のまま変化しないので このときは前記したようにＮＡ
ＮＤゲート１６の出力は０レベルとなる。そして電源電
圧ＶＣＣが低下して、メモリセル１３、１４いずれか一
方の記憶データが反転すると、ＮＡＮＤゲート１６の出
力が１レベルに反転する。したがって、この場合には前
記ＲＡＭ１１のデータが無効であると判断することがで
きる。
のまま変化しないので このときは前記したようにＮＡ
ＮＤゲート１６の出力は０レベルとなる。そして電源電
圧ＶＣＣが低下して、メモリセル１３、１４いずれか一
方の記憶データが反転すると、ＮＡＮＤゲート１６の出
力が１レベルに反転する。したがって、この場合には前
記ＲＡＭ１１のデータが無効であると判断することがで
きる。
そして第３に示すようにこの回路は、メモリセル１３、
１４を構成するいくつかのＭＯＳ ＦＥＴデータ書き込
み回路を構成するいくつかのＭＯＳ ＦＥＴおよびイン
バータとＮＡＮＤゲートによって構成することかできる
ため、従来回路のような構成が複雑な演算増幅器を用い
た場合に比較して、回路構成を簡単にすることができる
。
１４を構成するいくつかのＭＯＳ ＦＥＴデータ書き込
み回路を構成するいくつかのＭＯＳ ＦＥＴおよびイン
バータとＮＡＮＤゲートによって構成することかできる
ため、従来回路のような構成が複雑な演算増幅器を用い
た場合に比較して、回路構成を簡単にすることができる
。
第４図はこの発明の応用例の回路構成図であり、この発
明に係る記憶データの有効性検出回路の出力を用いて、
無効と判断された場合にＲＡＭの記憶データをリセット
するようにしたものである。すなわち、前記第２図又は
第３図に示す記憶データの有効性検出回路におけるメモ
リセル１３または１４の記憶データが電源電圧ＶＣＣの
低下によって反転した場合、ＲＡＭ１１のメモリセル１
２の記憶データも反転していると考えられるためこのデ
ータを使用することはできない。そこで、たとえはＲＡ
Ｍ１１のデータをすべて０レベルにリセットして、その
データを用いるという方法が考えられる。第４図はこの
方法をワンチップマイクロコンピュータに適用したもの
である。すなわち、第４図においてこの発明に係る記憶
データの有効性検出回路４１の出力はＲＡＭリセット回
路４３は供給される。このＲＡＭリセット回路４２は上
記記憶データタの有効性検出回路４１からの出力信号に
基づいてＲＡＭ４３の記憶データをリセットするか否か
の判定を行なう。ＲＡＭリセット回路４２からの出力信
号の一つはシステム制御回路４４に供給され、ここでシ
ステム全体のシークエンスをＲＡＭ４３をリセットする
ためのシークエンスにするか否かを決定する。またＲＡ
Ｍリセット回路４１からの他の出力信号はＲＡＭ書き込
み制御回路４５に供給され、ＲＡＭ４３のリセット時に
ここでＲＡＭ４３に０レベルのデータを書き込むための
制御信号が作られる。このＲＡＭ書き込み制御回路４５
からの制御信号によって書き込みデータ制御回路４６お
よびアドレス制御回路４７が制御され、ＲＡＭ４３のす
べてのメモリセルにＯレベルのデータが順次書き込まれ
、この結果、ＲＡＭ４３がリセットされる、なお、上記
システム制御回路４４はＡＬＵ、インストラクションデ
コーダ、割り込み制御回路部を含み、ＲＡＭリセット回
路４２からの出力信号のシスデム制御回路４４への取り
込みは、たとえは割り込み要求信号の一つとして行ない
、ＲＡＭ４３のリセットのシークエンスを割り込みシー
クエンスとして行なう方法がＡＬＵの処理効率上望まし
い。
明に係る記憶データの有効性検出回路の出力を用いて、
無効と判断された場合にＲＡＭの記憶データをリセット
するようにしたものである。すなわち、前記第２図又は
第３図に示す記憶データの有効性検出回路におけるメモ
リセル１３または１４の記憶データが電源電圧ＶＣＣの
低下によって反転した場合、ＲＡＭ１１のメモリセル１
２の記憶データも反転していると考えられるためこのデ
ータを使用することはできない。そこで、たとえはＲＡ
Ｍ１１のデータをすべて０レベルにリセットして、その
データを用いるという方法が考えられる。第４図はこの
方法をワンチップマイクロコンピュータに適用したもの
である。すなわち、第４図においてこの発明に係る記憶
データの有効性検出回路４１の出力はＲＡＭリセット回
路４３は供給される。このＲＡＭリセット回路４２は上
記記憶データタの有効性検出回路４１からの出力信号に
基づいてＲＡＭ４３の記憶データをリセットするか否か
の判定を行なう。ＲＡＭリセット回路４２からの出力信
号の一つはシステム制御回路４４に供給され、ここでシ
ステム全体のシークエンスをＲＡＭ４３をリセットする
ためのシークエンスにするか否かを決定する。またＲＡ
Ｍリセット回路４１からの他の出力信号はＲＡＭ書き込
み制御回路４５に供給され、ＲＡＭ４３のリセット時に
ここでＲＡＭ４３に０レベルのデータを書き込むための
制御信号が作られる。このＲＡＭ書き込み制御回路４５
からの制御信号によって書き込みデータ制御回路４６お
よびアドレス制御回路４７が制御され、ＲＡＭ４３のす
べてのメモリセルにＯレベルのデータが順次書き込まれ
、この結果、ＲＡＭ４３がリセットされる、なお、上記
システム制御回路４４はＡＬＵ、インストラクションデ
コーダ、割り込み制御回路部を含み、ＲＡＭリセット回
路４２からの出力信号のシスデム制御回路４４への取り
込みは、たとえは割り込み要求信号の一つとして行ない
、ＲＡＭ４３のリセットのシークエンスを割り込みシー
クエンスとして行なう方法がＡＬＵの処理効率上望まし
い。
以上説明したようにこの発明によれば、記憶データの有
効性を高精度に判断することができ、しかも回路構成も
簡単な記憶データの有効性検出回路を提供することがで
きる。
効性を高精度に判断することができ、しかも回路構成も
簡単な記憶データの有効性検出回路を提供することがで
きる。
第１図は従来の記憶データの有効性検出回路の回路構成
図、第２図はこの発明の一実施例のブロック構成図、第
３図は第２図の具体的回路図、第４図はこの発明の応用
例のブロック構成図である。 １１…ＲＡＭ、１２…メモリセル、１３、１４…検出用
のメモリセル、１５…データ書き込み回路、１６…ＮＡ
ＮＤゲート、１７…インパータ。
図、第２図はこの発明の一実施例のブロック構成図、第
３図は第２図の具体的回路図、第４図はこの発明の応用
例のブロック構成図である。 １１…ＲＡＭ、１２…メモリセル、１３、１４…検出用
のメモリセル、１５…データ書き込み回路、１６…ＮＡ
ＮＤゲート、１７…インパータ。
Claims (1)
- メモリセルを有する集積回路において、上記メモリセル
と等価な構成でかつ上記メモリセルと同一の電源電圧が
供給される一対の検出用メモリセルと、上記一対の検出
用メモリセルに予め真なる一対のデータを書き込むデー
タ書き込み手段と、上記一対の検出用メモリセルにおけ
る記憶データが供給されこのいずれか一方のデータが反
転したことを検出するゲート回路とを具備し、上記ゲー
ト回路の検出信号に基づいて前記メモリセルに記憶され
ているデータの有効性を判断するようにしたことを特徴
とする記憶データの有効性検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043185A JPS58159299A (ja) | 1982-03-18 | 1982-03-18 | 記憶デ−タの有効性検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043185A JPS58159299A (ja) | 1982-03-18 | 1982-03-18 | 記憶デ−タの有効性検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159299A true JPS58159299A (ja) | 1983-09-21 |
Family
ID=12656845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043185A Pending JPS58159299A (ja) | 1982-03-18 | 1982-03-18 | 記憶デ−タの有効性検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268036A (ja) * | 1987-04-27 | 1988-11-04 | Oki Electric Ind Co Ltd | 信号処理プロセッサにおける異常動作の検出方法 |
-
1982
- 1982-03-18 JP JP57043185A patent/JPS58159299A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268036A (ja) * | 1987-04-27 | 1988-11-04 | Oki Electric Ind Co Ltd | 信号処理プロセッサにおける異常動作の検出方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2794990B2 (ja) | 検出増幅回路およびその実行方法 | |
| EP0171088A2 (en) | Microprocessor with execution unit independently put into standby condition | |
| US4837465A (en) | Single rail CMOS register array and sense amplifier circuit therefor | |
| KR890004332A (ko) | 반도체 기억장치 | |
| JPH0743933B2 (ja) | 遷移検出回路 | |
| JPH081755B2 (ja) | 置換アドレス判定回路 | |
| JPS58159299A (ja) | 記憶デ−タの有効性検出回路 | |
| JPS593792A (ja) | 半導体記憶装置 | |
| JP2738782B2 (ja) | 半導体集積回路 | |
| US4747039A (en) | Apparatus and method for utilizing an auxiliary data memory unit in a data processing system having separate program and data memory units | |
| US4514802A (en) | Integrated program counter memory management register and incrementer | |
| US5729190A (en) | Dynamic comparator circuit for cache memories | |
| JPS59210589A (ja) | 半導体記憶装置 | |
| JPH073757B2 (ja) | 半導体記憶装置 | |
| JPH05314762A (ja) | 半導体装置 | |
| US4641281A (en) | Dynamic random access memory with hidden refresh control | |
| US5179678A (en) | Address/control signal input circuit for a cache controller which clamps the address/control signals to predetermined logic level clamp signal is received | |
| JPS646489B2 (ja) | ||
| JP2702265B2 (ja) | 半導体記憶装置 | |
| JPH03105787A (ja) | 半導体集積回路 | |
| JP2680831B2 (ja) | センス回路 | |
| JPH0528752A (ja) | 半導体記憶装置 | |
| JPS58159298A (ja) | 記憶デ−タの有効性検出回路 | |
| JPH0750551B2 (ja) | 半導体記憶装置 | |
| JPS5919299A (ja) | パワ−ダウンモニタ回路 |