JPS58117B2 - 記憶回路装置 - Google Patents
記憶回路装置Info
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- JPS58117B2 JPS58117B2 JP52086675A JP8667577A JPS58117B2 JP S58117 B2 JPS58117 B2 JP S58117B2 JP 52086675 A JP52086675 A JP 52086675A JP 8667577 A JP8667577 A JP 8667577A JP S58117 B2 JPS58117 B2 JP S58117B2
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Description
【発明の詳細な説明】
この発明は相補型ＭＯ８構成のスタティックランダムア
クセスモードの記憶回路装置に関する。
クセスモードの記憶回路装置に関する。
電子回路において、相補型ＭＯ８（以下
ＣＭＯ８と略称する）構成のスタティックランダムアク
セスモードの記憶回路装置（以下ＲＡＭと略称する）を
記憶装置として用いる第１の利点は、その低消費電力性
にある。
セスモードの記憶回路装置（以下ＲＡＭと略称する）を
記憶装置として用いる第１の利点は、その低消費電力性
にある。
例えば電子計算機において、電源オフ時、記憶回路装置
の記憶破壊を防止するために、電池によるバックアップ
が可能となる。
の記憶破壊を防止するために、電池によるバックアップ
が可能となる。
このようにＣＭＯ８ＲＡＭはアクセス時（情報の読み取
り書き込みを行なう時）の消費電力についてはほとんど
考慮せず、非アクセス時ノ消費電力の低減化を第１の目
的として設計および製造されている。
り書き込みを行なう時）の消費電力についてはほとんど
考慮せず、非アクセス時ノ消費電力の低減化を第１の目
的として設計および製造されている。
第１図は従来のＣＭＯ８ＲＡＭの一例を示す構成図で、
説明簡略化のために１ビツトの情報が記憶可能なセルを
３個のみ示したものである。
説明簡略化のために１ビツトの情報が記憶可能なセルを
３個のみ示したものである。
第１図において１０〜１２は各々１ビツトの情報を記憶
するためのセルである。
するためのセルである。
セル１０は電源ＶＬおよびＶＨ間に直列接続されたｎチ
ャンネルＭＯ８ＦＥＴ（以下ｎ−ＭＯ３Ｔと略称する）
２０．ｐ−チャンネルＭＯ８ＦＥＴ（以下ｐ−ＭＯ８Ｔ
と略称する）３０からなるインバータＩ０１、ｎ−ＭＯ
Ｓ Ｔ ４０．ｐ−ＭＯ８Ｔ５０からなるインバータＩ
０２、および各々伝送ゲートとなる２つのｎ−ＭＯ３Ｔ
６０，７０から構成されている。
ャンネルＭＯ８ＦＥＴ（以下ｎ−ＭＯ３Ｔと略称する）
２０．ｐ−チャンネルＭＯ８ＦＥＴ（以下ｐ−ＭＯ８Ｔ
と略称する）３０からなるインバータＩ０１、ｎ−ＭＯ
Ｓ Ｔ ４０．ｐ−ＭＯ８Ｔ５０からなるインバータＩ
０２、および各々伝送ゲートとなる２つのｎ−ＭＯ３Ｔ
６０，７０から構成されている。
上記２つのインバータＩ０１、Ｉ０２は互いにその出力
が他方の入力となり情報記憶用のフリップフロップの機
能をはだすもので、インバータ■０１の出力端はｎ−Ｍ
Ｏ８Ｔ６ｏを介して、情報の転送が行なわれるパスライ
ン８に接続されている。
が他方の入力となり情報記憶用のフリップフロップの機
能をはだすもので、インバータ■０１の出力端はｎ−Ｍ
Ｏ８Ｔ６ｏを介して、情報の転送が行なわれるパスライ
ン８に接続されている。
一方、インバータＩ０２の出力端はｎ−ＭＯ８Ｔ７０を
介して、情報の転送が行なわれるパスライン９に接続さ
れている。
介して、情報の転送が行なわれるパスライン９に接続さ
れている。
また上記２つのｎ−ＭＯ３Ｔ６０，７０のゲートにはア
ドレス指定されたとき高レベルとなるようなアドレス信
号Ａ０が端子１００を介して供給されるようになってい
る。
ドレス指定されたとき高レベルとなるようなアドレス信
号Ａ０が端子１００を介して供給されるようになってい
る。
さらにまた前記２つのパスライン８，９は各々抵抗１１
．１２を介して電源ＶＨ印加点に接続され、常時プルア
ップされている。
．１２を介して電源ＶＨ印加点に接続され、常時プルア
ップされている。
以下セル１１およびセル１２ついても同様の構成であり
、セル１１の端子１０１にはアドレス信号Ａ１が、また
セル１２の端子１０２にはアドレス信号Ａ２が各々供給
されるようになっている。
、セル１１の端子１０１にはアドレス信号Ａ１が、また
セル１２の端子１０２にはアドレス信号Ａ２が各々供給
されるようになっている。
第１図に示す従来のＣＭＯ８ＲＡＭが記憶動作状態にあ
るとき、アドレス信号Ａ０〜Ａ２は全て低レベルである
ので、１組のｎ−ＭＯ８Ｔ６０，７０゜６１．７．……
……はカットオフとなり、１組のインバータＩ０１．Ｉ
０２，１１１，１１２…………各々とパスライン８，９
とは電気的に分離されている。
るとき、アドレス信号Ａ０〜Ａ２は全て低レベルである
ので、１組のｎ−ＭＯ８Ｔ６０，７０゜６１．７．……
……はカットオフとなり、１組のインバータＩ０１．Ｉ
０２，１１１，１１２…………各々とパスライン８，９
とは電気的に分離されている。
このとき情報記憶動作は各々１組のインバータＩ０１．
ＩＯ２，１１１，１１２…………により構成されるフリ
ップフロップによって行なわれ、記憶動作状態にあると
きの消費電力は極めて少なく、記憶用セルが１０２４個
あるＩＫ ＣＭＯ８ＲＡＭでもわずか数μＷ程度である
。
ＩＯ２，１１１，１１２…………により構成されるフリ
ップフロップによって行なわれ、記憶動作状態にあると
きの消費電力は極めて少なく、記憶用セルが１０２４個
あるＩＫ ＣＭＯ８ＲＡＭでもわずか数μＷ程度である
。
一方書き込み時、２つのパスライン８，９のいずれか一
方が書き込み情報に応じて低レベルになる。
方が書き込み情報に応じて低レベルになる。
ここで例えば書き込み情報が”１”のときパスライン８
が低レベル、０”のときパスライン９のみが低レベルに
なるものとする。
が低レベル、０”のときパスライン９のみが低レベルに
なるものとする。
書き込み情報すなわち情報信号が”０”のときパスライ
ン８が低レベルになり、この状態で前記各セル１０，１
１，１２…………のいずれかのアドレスが指定される。
ン８が低レベルになり、この状態で前記各セル１０，１
１，１２…………のいずれかのアドレスが指定される。
今セル１０のアドレスが指定されアドレス信号Ａ０が高
レベルになったとすると、２つのパスライン８，９に接
続された２つのｎ−ＭＯ８Ｔ６０，７０が導通状態とな
り、この２つのｎ−ＭＯＳ Ｔ ６０，７０を各々介し
てフリップフロップを構成する２つのインバータＩ０１
．Ｉ０２の出力端および入力端が各々パスライン８，９
に接続される。
レベルになったとすると、２つのパスライン８，９に接
続された２つのｎ−ＭＯ８Ｔ６０，７０が導通状態とな
り、この２つのｎ−ＭＯＳ Ｔ ６０，７０を各々介し
てフリップフロップを構成する２つのインバータＩ０１
．Ｉ０２の出力端および入力端が各々パスライン８，９
に接続される。
このとき、以前の記憶情報が書き込み時の情報と異なり
”１″であれば第１図中り点は高レベルとなっている。
”１″であれば第１図中り点は高レベルとなっている。
したがってこのときｐ−ＭＯ８Ｔ３ｏを介して電源ｖＨ
からパスライン８に短絡電流が流れ、この後、Ｄ点は低
レベルに反転し安定する。
からパスライン８に短絡電流が流れ、この後、Ｄ点は低
レベルに反転し安定する。
この情報書き込み時の短絡電流は、瞬時には数ｍＡにも
達し、ＣＭＯ８ＲＡＭを電子式時計等微少電力消費しか
許容されない装置に使用する場合には大きな問題となる
。
達し、ＣＭＯ８ＲＡＭを電子式時計等微少電力消費しか
許容されない装置に使用する場合には大きな問題となる
。
また記憶情報の読み取り時の場合には、両パスライン８
，９を共に高インピーダンス状態にしておき、両ｎ −
ＭＯＳ Ｔ ６ｏ 、７ｏのゲートに高レベルのアドレ
ス信号Ａ０を与えて導通させインバータ■０１．Ｉ０２
のレベルを判定して記憶情報の内容を得るものである。
，９を共に高インピーダンス状態にしておき、両ｎ −
ＭＯＳ Ｔ ６ｏ 、７ｏのゲートに高レベルのアドレ
ス信号Ａ０を与えて導通させインバータ■０１．Ｉ０２
のレベルを判定して記憶情報の内容を得るものである。
いまセルｈに”０”の情報が記憶されているものとする
と、第１図中り点のレベルは低レベル、Ｅ点のレベルは
高レベルとなっている。
と、第１図中り点のレベルは低レベル、Ｅ点のレベルは
高レベルとなっている。
また２つのパスライン８，９は各々高インピーダンスの
抵抗１１．１２により高レベル側にバイアスされている
。
抵抗１１．１２により高レベル側にバイアスされている
。
いまアドレスが指定されアドレス信号Ａ０が高レベルに
なると、２つのｎ−ＭＯ３Ｔ６０，７０が導通する。
なると、２つのｎ−ＭＯ３Ｔ６０，７０が導通する。
このときＤ点は低レベルになっているので、パスライン
８のレベルが高レベルから低レベルへと低下する。
８のレベルが高レベルから低レベルへと低下する。
このとき抵抗１１を介して電源ＶＨからＤ点およびｎ−
ＭＯＳ Ｔ ２ｏを介して電源ＶＬへ短絡電流力流れる
。
ＭＯＳ Ｔ ２ｏを介して電源ＶＬへ短絡電流力流れる
。
このパスライン８０レベルの低下を検出回路（図示せず
）で検出して、“０”情報の読み出しが行なわれる。
）で検出して、“０”情報の読み出しが行なわれる。
逆に“１”が記憶されている場合には、パスライン９０
レベルが低下し上記と同様の方法で“１”情報の検出が
なされる。
レベルが低下し上記と同様の方法で“１”情報の検出が
なされる。
このようにアクセス時に電源ＶＨとＶＬとの間で短絡電
流が流れるため、従来のＣＭＯ８ＲＡＭは非アクセス時
における消費電力に比較して、アクセス時の消費電力が
極めて大きいものとなっており、これはＣＭＯ８ＲＡＭ
のＩＣ化において記憶容量の向上を優先しセルの占有面
積を可能な限り少なくするための結果発生した問題であ
る。
流が流れるため、従来のＣＭＯ８ＲＡＭは非アクセス時
における消費電力に比較して、アクセス時の消費電力が
極めて大きいものとなっており、これはＣＭＯ８ＲＡＭ
のＩＣ化において記憶容量の向上を優先しセルの占有面
積を可能な限り少なくするための結果発生した問題であ
る。
この発明は上記のような事情を考慮してなされたもので
、その目的はアクセス時における短絡電流の発生を防止
して消費電力の減少化を計り、しかもＩＣ化した場合の
記憶容量の低下を最少限にとどめることができる記憶回
路装置を提供することにある。
、その目的はアクセス時における短絡電流の発生を防止
して消費電力の減少化を計り、しかもＩＣ化した場合の
記憶容量の低下を最少限にとどめることができる記憶回
路装置を提供することにある。
以下図面を参照して、この発明の一実施例を説明する。
第２図はこの発明の記憶回路装置を示す構成図で、説明
簡略化のため従来と同様に１ビツトの情報が記憶可能な
セルを３個のみ示している３第２図において２１１〜２
１２は各々１ビツトの情報を記憶するためのセルである
。
簡略化のため従来と同様に１ビツトの情報が記憶可能な
セルを３個のみ示している３第２図において２１１〜２
１２は各々１ビツトの情報を記憶するためのセルである
。
セル２１０は、パスライン２２に接続される情報伝達用
のスイッチ回路Ｓ０、このスイッチ回路Ｓ０に入力端が
接続される第１のインバータ（反転回路）ＪＯｌ、この
第１のインバータ（反転回路）Ｊｏｉの出力端に入力端
が接続される第２のインバータＪ０２から構成されてい
る。
のスイッチ回路Ｓ０、このスイッチ回路Ｓ０に入力端が
接続される第１のインバータ（反転回路）ＪＯｌ、この
第１のインバータ（反転回路）Ｊｏｉの出力端に入力端
が接続される第２のインバータＪ０２から構成されてい
る。
さらに上記スイッチ回路Ｓ０は、２個のクロックドイン
バータに０１．に０２によって構成されている。
バータに０１．に０２によって構成されている。
このうち一方のクロックドインバータに０１（第１のス
イッチ手段）は電源ＶＬおよびｖＨ間に直列接続された
ｎ−ＭＯ８Ｔ５１０，５２０とｐ−ＭＯ８Ｔ５３０，５
４０から構成され、ｎ−ＭＯ８Ｔ５１０のゲートには信
号Ａ０Ｗが、ｐ−ＭＯ８Ｔ５４０のゲートには信号Ａ。
イッチ手段）は電源ＶＬおよびｖＨ間に直列接続された
ｎ−ＭＯ８Ｔ５１０，５２０とｐ−ＭＯ８Ｔ５３０，５
４０から構成され、ｎ−ＭＯ８Ｔ５１０のゲートには信
号Ａ０Ｗが、ｐ−ＭＯ８Ｔ５４０のゲートには信号Ａ。
Ｗが、ｎ−ＭＯ８Ｔ５２０およびｐ−ＭＯ８Ｔ５３０の
両ゲートにはパスライン２２の信号がそれぞれ供給され
る。
両ゲートにはパスライン２２の信号がそれぞれ供給され
る。
クロックドインバータに０２（第２のスイッチ手段）は
電源ＶＬおよびｖＨ間に直列接続されたｎ−ＭＯ８Ｔ５
５ｏ＝５６ｏとｐ−ＭＯ８Ｔ５７０゜５８０から構成さ
れ、ｎ−ＭＯ８Ｔ５５ｏのゲートには信号Ａ。
電源ＶＬおよびｖＨ間に直列接続されたｎ−ＭＯ８Ｔ５
５ｏ＝５６ｏとｐ−ＭＯ８Ｔ５７０゜５８０から構成さ
れ、ｎ−ＭＯ８Ｔ５５ｏのゲートには信号Ａ。
が、ｐ−ＭＯ８Ｔ５８ｏのゲートには信号先が、ｎＭＯ
８Ｔ５６０およびｐ− ＭＯ８Ｔ５７０の両ゲートにはクロックドインバータに
０１の出力信号がそれぞれ供給される。
８Ｔ５６０およびｐ− ＭＯ８Ｔ５７０の両ゲートにはクロックドインバータに
０１の出力信号がそれぞれ供給される。
またクロックドインバータに０２の出力信号はクロック
ドインバータに０１に帰還され、クロックドインバータ
に０１の出力点がＦ点としてインバータＪ０１の入力端
に接続される。
ドインバータに０１に帰還され、クロックドインバータ
に０１の出力点がＦ点としてインバータＪ０１の入力端
に接続される。
第１のインバータＪ０１は電源ｖＬおよびｖＨ間に直列
接続されたｎ−ＭＯ８Ｔ２５０．ｐ−ＭＯ８Ｔ２６０か
らなり、このｎ−ＭＯ８Ｔ２５゜およびｐ−ＭＯ８Ｔ２
６０の両ゲートは接続されて入力端となり上記Ｆ点に接
続される。
接続されたｎ−ＭＯ８Ｔ２５０．ｐ−ＭＯ８Ｔ２６０か
らなり、このｎ−ＭＯ８Ｔ２５゜およびｐ−ＭＯ８Ｔ２
６０の両ゲートは接続されて入力端となり上記Ｆ点に接
続される。
また第２のインバータＪ０２は電源ＶＬおよびｖＨ間に
直列接続されたｎ−ＭＯ８Ｔ２７ｏ、２８ｏおよびｐ−
ＭＯ８Ｔ２９０，３００からなり、ｎ− ＭＯ８Ｔ２８ｏおよびｐ−ＭＯ８Ｔ２９ｏの両ゲートは
接続され入力端となる。
直列接続されたｎ−ＭＯ８Ｔ２７ｏ、２８ｏおよびｐ−
ＭＯ８Ｔ２９０，３００からなり、ｎ− ＭＯ８Ｔ２８ｏおよびｐ−ＭＯ８Ｔ２９ｏの両ゲートは
接続され入力端となる。
また上記ｎ−ＭＯ８Ｔ２８０とｐ−ＭＯ８Ｔ２９ｏの直
列接続点は出力端となり、前記第１のインバータＪ０１
の入力端に接続される。
列接続点は出力端となり、前記第１のインバータＪ０１
の入力端に接続される。
すなわち第２のインバータＪＯ２は前記第１のインバー
タＪ０１と共にフリップフロップを構成している。
タＪ０１と共にフリップフロップを構成している。
Ｇ０はゲート回路で、このゲート回路Ｇ０は端子３１０
を介して供給されるアドレス信号Ａ０が入力するインバ
ータ３２０、アドレス信号Ａ０および端子３３０を介し
て供給される信号Ｗ（書き込み、読み出しモード指定信
号、すなわち高レベルのときに書き込みモード、低レベ
ルのとき読み出しモードとなる）が各々入力するナント
ゲート３４０、このナントゲート３４０の出力信号を反
転するインバータ３５０から構成されている。
を介して供給されるアドレス信号Ａ０が入力するインバ
ータ３２０、アドレス信号Ａ０および端子３３０を介し
て供給される信号Ｗ（書き込み、読み出しモード指定信
号、すなわち高レベルのときに書き込みモード、低レベ
ルのとき読み出しモードとなる）が各々入力するナント
ゲート３４０、このナントゲート３４０の出力信号を反
転するインバータ３５０から構成されている。
さらに前記端子３１０を介して供給されるアドレス信号
Ａ。
Ａ。
は前記スイッチ回路Ｓ。
内のｎＭＯ８Ｔ５５ｏのゲートに直接供給されると共に
、インバータ３２．０出力すなわち反転アドレス信号Ａ
０は前記スイッチ回路Ｓ０内のｐ−ＭＯ８Ｔ５８０のゲ
ートに供給される。
、インバータ３２．０出力すなわち反転アドレス信号Ａ
０は前記スイッチ回路Ｓ０内のｐ−ＭＯ８Ｔ５８０のゲ
ートに供給される。
またナントゲート３４０の出力信号Ａ。
Ｗは前記クロックドインバータに０１内のｐ−ＭＯ８Ｔ
５４ｏと第２の反転回路ＪＯ２内のｎ−ＭＯ８Ｔ２７０
それぞれのゲートに供給される。
５４ｏと第２の反転回路ＪＯ２内のｎ−ＭＯ８Ｔ２７０
それぞれのゲートに供給される。
さらにインバータ３５０の出力信号Ａ０Ｗは前記クロッ
クドインバータに０１内のｎＭＯ８Ｔ５１０と第２の反
転回路ＪＯ２内のｐ−ＭＯ８Ｔ３００それぞれのゲート
に供給される。
クドインバータに０１内のｎＭＯ８Ｔ５１０と第２の反
転回路ＪＯ２内のｐ−ＭＯ８Ｔ３００それぞれのゲート
に供給される。
以下セル２１１゜２１２およびゲート回路Ｇ１．Ｇ２に
ついても各々セル２１０あるいはゲート回路Ｇ０と同様
の構成になっており端子３１１，３１２には各々アドレ
ス信号Ａ１．Ａ２が供給されると共に、端子３３、。
ついても各々セル２１０あるいはゲート回路Ｇ０と同様
の構成になっており端子３１１，３１２には各々アドレ
ス信号Ａ１．Ａ２が供給されると共に、端子３３、。
３３２には書き込み、読み出しモード指定信号Ｗが並列
的に供給される０ 次に上記のように構成されたＣＭＯ８ＲＡＭの動作を説
明する０ まず、記憶動作状態のときはアドレス信号Ａ０゜Ａ１．
Ａ２…………はすべて低レベル、書き込み、読み出しモ
ード指定信号Ｗも低レベルとなっているので、インバー
タ３２０，３２１，３２２…………の出力すなわち反転
アドレス信号Ａ０．Ａ１゜Ａ２………は高レベルとなる
０またナントゲート３４０，３４１，３４２…………の
出力信号Ａ０Ｗ。
的に供給される０ 次に上記のように構成されたＣＭＯ８ＲＡＭの動作を説
明する０ まず、記憶動作状態のときはアドレス信号Ａ０゜Ａ１．
Ａ２…………はすべて低レベル、書き込み、読み出しモ
ード指定信号Ｗも低レベルとなっているので、インバー
タ３２０，３２１，３２２…………の出力すなわち反転
アドレス信号Ａ０．Ａ１゜Ａ２………は高レベルとなる
０またナントゲート３４０，３４１，３４２…………の
出力信号Ａ０Ｗ。
ＡｌＷ、Ａ２Ｗ…………は高レベルであり、インバータ
３５０，３５０，３５２…………の出力Ａ０Ｗ。
３５０，３５０，３５２…………の出力Ａ０Ｗ。
ＡｌＷ、Ａ２Ｗ…………は低レベルとなる０したがって
このとき、クロックドインバータに０１．ＫＯ２（に１
１．に１２．に２１．に２２ ）内のｎ−ＭＯ８Ｔ５１
゜５５およびｐ−ＭＯ８Ｔ５４．５８が各々非導通とな
る０この結果、スイッチ回路Ｓ０． Ｓｌ、 Ｓ２は非
導通となり、パスライン２２と各セル２１０゜２１１．
２１２とは電気的に分離される０このとき各ゲート回路
Ｇ０〜Ｇ２のナントゲート３４０゜３４１．３４２の出
力信号Ａ０Ｗ、ＡｌＷ、Ａ２Ｗは各々高レベルであり、
この信号Ａ０Ｗ、ＡｌＷ。
このとき、クロックドインバータに０１．ＫＯ２（に１
１．に１２．に２１．に２２ ）内のｎ−ＭＯ８Ｔ５１
゜５５およびｐ−ＭＯ８Ｔ５４．５８が各々非導通とな
る０この結果、スイッチ回路Ｓ０． Ｓｌ、 Ｓ２は非
導通となり、パスライン２２と各セル２１０゜２１１．
２１２とは電気的に分離される０このとき各ゲート回路
Ｇ０〜Ｇ２のナントゲート３４０゜３４１．３４２の出
力信号Ａ０Ｗ、ＡｌＷ、Ａ２Ｗは各々高レベルであり、
この信号Ａ０Ｗ、ＡｌＷ。
Ａ２Ｗを各々ゲート入力とする第２のインバータＪＯ２
，Ｊ１２．Ｊ２２の各々のｎ−ＭＯ３Ｔ２７０゜２７１
．２７２は導通する０さらに各ゲート回路Ｇ０〜Ｇ２内
のインバータ３５０−３５１，３５２の出力信号Ａ０Ｗ
、ＡｌＷ、Ａ２Ｗをゲート入力とする第２のインバー
タＪ０２．Ｊ１２．Ｊ２２内のｐ−ＭＯ８Ｔ３００，３
０１，３０２は導通する０したがって記憶動作状態のと
きには、６第２のインバータＪ０２．Ｊ１２．Ｊ２２は
単なるインバータとして機能する０そして６第２のイン
バータＪ０２Ｊ１２Ｊ２２は第１のインバータＪ０１．
Ｊ１１．Ｊ２１と共にフリップフロップ動作し、以前に
書き込まれた情報レベルを安定に保持する０ 次に情報書き込み時の動作について説明する０ここでは
セル２１０がアドレス指定されこのセル２１０に情報が
書き込まれる場合について説明する０先ず端子３１０に
供給されるアドレス信号ＡＯが高レベルになると共に端
子３３０に供給される書き込み、読み出しモード指定信
号Ｗも高レベルとなる０アドレス信号Ａ０および上記信
号Ｗが共に高レベルになるとゲート回路Ｇ０のインバー
タ３２０の出力信号Ａ０は低レベル、ナントゲート３４
０の出力信号Ａ０Ｗは低レベル、ナントゲート３５０の
出力信号Ａ０Ｗは高レベルになる０したがってスイッチ
回路Ｓ０ではｎ−ＭＯ８Ｔ５１０゜５５０およびｐ−Ｍ
Ｏ８Ｔ５４ｏ、５８ｏがすべて導通して２つのクロック
ドインバータに０１．Ｋｏ２は動作可能状態になる０し
たがってパスライン２２における情報が２つのクロック
ドインバータＫｏ１．Ｋｏ２によって保持されると共に
、反転された状態でＦ点から第１のインバータＪ０１に
送られる０このとき、第２のインバータＪ０２内のｎ
−ＭＯ３Ｔ２７０およびｐ−ＭＯ８Ｔ３００は非導通で
あるため、この第２のインバータＪ０２の出力端は電源
ＶＬ、ＶＨに対して高インピーダンス状態となる０した
がって、Ｆ点のレベルはパスライン２２０レベルによっ
て決定される０ たとえば情報書き込み時以前にＦ点のレベルが低レベル
となっていて、情報書き込み時にパスライン２２０レベ
ルが高レベルとなったときには、スイッチ回路Ｓ０が導
通した後はＦ点のレベルが高レベルに反転する０さらに
今まで低レベルを保持していた第２のインバータＪ０２
は、信号Ａ０Ｗおよび信号Ａ０Ｗが各々低レベルおよび
高レベルに反転すると同時にインバータとしての機能を
失なうので、Ｆ点のレベルは高レベルを保って安定する
０このとき、Ｆ点のレベルの設定は、スイッチ回路Ｓ０
を通したパスライン２２０レベルのみによってなされる
もので、電源ｖＨとｖＬとの間では短絡電流が発生する
ことはない０ 一方、情報読み取り時は、アドレス信号Ａ０が高レベル
になると共に信号Ｗが低レベルとなる０アドレス信号Ａ
０が高レベル、信号Ｗが低レベルになると、ゲート回路
Ｇ０内のインバータ３２０の出力信号Ａ０は低レベル、
ナントゲート３４０の出力信号Ａ０Ｗは高レベル、イン
バータ３５０の出力信号Ａ０Ｗは低レベルとなる。
，Ｊ１２．Ｊ２２の各々のｎ−ＭＯ３Ｔ２７０゜２７１
．２７２は導通する０さらに各ゲート回路Ｇ０〜Ｇ２内
のインバータ３５０−３５１，３５２の出力信号Ａ０Ｗ
、ＡｌＷ、Ａ２Ｗをゲート入力とする第２のインバー
タＪ０２．Ｊ１２．Ｊ２２内のｐ−ＭＯ８Ｔ３００，３
０１，３０２は導通する０したがって記憶動作状態のと
きには、６第２のインバータＪ０２．Ｊ１２．Ｊ２２は
単なるインバータとして機能する０そして６第２のイン
バータＪ０２Ｊ１２Ｊ２２は第１のインバータＪ０１．
Ｊ１１．Ｊ２１と共にフリップフロップ動作し、以前に
書き込まれた情報レベルを安定に保持する０ 次に情報書き込み時の動作について説明する０ここでは
セル２１０がアドレス指定されこのセル２１０に情報が
書き込まれる場合について説明する０先ず端子３１０に
供給されるアドレス信号ＡＯが高レベルになると共に端
子３３０に供給される書き込み、読み出しモード指定信
号Ｗも高レベルとなる０アドレス信号Ａ０および上記信
号Ｗが共に高レベルになるとゲート回路Ｇ０のインバー
タ３２０の出力信号Ａ０は低レベル、ナントゲート３４
０の出力信号Ａ０Ｗは低レベル、ナントゲート３５０の
出力信号Ａ０Ｗは高レベルになる０したがってスイッチ
回路Ｓ０ではｎ−ＭＯ８Ｔ５１０゜５５０およびｐ−Ｍ
Ｏ８Ｔ５４ｏ、５８ｏがすべて導通して２つのクロック
ドインバータに０１．Ｋｏ２は動作可能状態になる０し
たがってパスライン２２における情報が２つのクロック
ドインバータＫｏ１．Ｋｏ２によって保持されると共に
、反転された状態でＦ点から第１のインバータＪ０１に
送られる０このとき、第２のインバータＪ０２内のｎ
−ＭＯ３Ｔ２７０およびｐ−ＭＯ８Ｔ３００は非導通で
あるため、この第２のインバータＪ０２の出力端は電源
ＶＬ、ＶＨに対して高インピーダンス状態となる０した
がって、Ｆ点のレベルはパスライン２２０レベルによっ
て決定される０ たとえば情報書き込み時以前にＦ点のレベルが低レベル
となっていて、情報書き込み時にパスライン２２０レベ
ルが高レベルとなったときには、スイッチ回路Ｓ０が導
通した後はＦ点のレベルが高レベルに反転する０さらに
今まで低レベルを保持していた第２のインバータＪ０２
は、信号Ａ０Ｗおよび信号Ａ０Ｗが各々低レベルおよび
高レベルに反転すると同時にインバータとしての機能を
失なうので、Ｆ点のレベルは高レベルを保って安定する
０このとき、Ｆ点のレベルの設定は、スイッチ回路Ｓ０
を通したパスライン２２０レベルのみによってなされる
もので、電源ｖＨとｖＬとの間では短絡電流が発生する
ことはない０ 一方、情報読み取り時は、アドレス信号Ａ０が高レベル
になると共に信号Ｗが低レベルとなる０アドレス信号Ａ
０が高レベル、信号Ｗが低レベルになると、ゲート回路
Ｇ０内のインバータ３２０の出力信号Ａ０は低レベル、
ナントゲート３４０の出力信号Ａ０Ｗは高レベル、イン
バータ３５０の出力信号Ａ０Ｗは低レベルとなる。
このときクロックドインバータに０１内のｎ−ＭＯ８Ｔ
５１０およびｐ −ＭＯＳＴ ５４ｏは非導通となり、
このクロックドインバータに０１は動作しない０また、
もう１つのクロックドインバータに０２内のｎ −ＭＯ
Ｓ Ｔ ５５ ｏおよびｐ −ＭＯＳ Ｔ ５８ ｏは
導通し、このクロックドインバータに０２は動作可能状
態となる０一方、第２のインバータＪＯ２内のｎ −Ｍ
ＯＳ Ｔ ２γ０およびｐ −ＭＯＳ Ｔ ３００は導
通し、この第２のインバータＪ０２はインバータとして
作用するので、インバータＪ０１ 、ＪＯ２において情
報の記憶保持動作は続行される０そしてこのとき、パス
ライン２２を高インピーダンス状態にしておき、Ｆ点の
レベルをスイッチ回路Ｓ０を介して判定することにより
記憶情報の内容を得る０すなわち、このときインバータ
Ｊ０１．ＪＯ２において、反転された状態で記憶されて
いる情報は、クロックドインバータに０２によって再び
反転されて元のレベルに戻されパスライン２２に送られ
る０そしてこの情報読み取りのときにも、パスライン２
２０レベル設定はスイッチ回路Ｓ０を通したＦ点のレベ
ルのみによってなされるので、電源ｖＨとｖＬとの間で
は短絡電流が発生することはない０ また上記第２図に示すＣＭＯ３ＲＡＭにおける各セル２
１６〜２１２内の素子数は従来に比較して多くなるが、
ＩＣ化する場合、従来のように短絡電流を最小限におさ
えるように設計する際、その占有面積の増加は避けられ
ない問題であり、第２図に示すＣＭＯ８ＲＡＭが面積的
に必らずしも不利であるとは言えず、特に低消費電力、
パスライン２２のレベルの設定の簡略化等の効果を考え
れば極めて有利であると言える０ この発明は上記した実施例に限定されるものではなく、
例えば上記実施例では記憶容量が３ビツトの場合につい
て説明したが、これは必要に応じて増加させることがで
きることはもちろんである０以上説明したようにこの発
明によれば、アクセス時に短絡電流の発生が起らないよ
うな構成にしたことにより消費電力の低減化が計れると
共に、ＩＣ化した場合の記憶容量の低下を最小限にとど
めることができる記憶回路装置を提供することができる
０
５１０およびｐ −ＭＯＳＴ ５４ｏは非導通となり、
このクロックドインバータに０１は動作しない０また、
もう１つのクロックドインバータに０２内のｎ −ＭＯ
Ｓ Ｔ ５５ ｏおよびｐ −ＭＯＳ Ｔ ５８ ｏは
導通し、このクロックドインバータに０２は動作可能状
態となる０一方、第２のインバータＪＯ２内のｎ −Ｍ
ＯＳ Ｔ ２γ０およびｐ −ＭＯＳ Ｔ ３００は導
通し、この第２のインバータＪ０２はインバータとして
作用するので、インバータＪ０１ 、ＪＯ２において情
報の記憶保持動作は続行される０そしてこのとき、パス
ライン２２を高インピーダンス状態にしておき、Ｆ点の
レベルをスイッチ回路Ｓ０を介して判定することにより
記憶情報の内容を得る０すなわち、このときインバータ
Ｊ０１．ＪＯ２において、反転された状態で記憶されて
いる情報は、クロックドインバータに０２によって再び
反転されて元のレベルに戻されパスライン２２に送られ
る０そしてこの情報読み取りのときにも、パスライン２
２０レベル設定はスイッチ回路Ｓ０を通したＦ点のレベ
ルのみによってなされるので、電源ｖＨとｖＬとの間で
は短絡電流が発生することはない０ また上記第２図に示すＣＭＯ３ＲＡＭにおける各セル２
１６〜２１２内の素子数は従来に比較して多くなるが、
ＩＣ化する場合、従来のように短絡電流を最小限におさ
えるように設計する際、その占有面積の増加は避けられ
ない問題であり、第２図に示すＣＭＯ８ＲＡＭが面積的
に必らずしも不利であるとは言えず、特に低消費電力、
パスライン２２のレベルの設定の簡略化等の効果を考え
れば極めて有利であると言える０ この発明は上記した実施例に限定されるものではなく、
例えば上記実施例では記憶容量が３ビツトの場合につい
て説明したが、これは必要に応じて増加させることがで
きることはもちろんである０以上説明したようにこの発
明によれば、アクセス時に短絡電流の発生が起らないよ
うな構成にしたことにより消費電力の低減化が計れると
共に、ＩＣ化した場合の記憶容量の低下を最小限にとど
めることができる記憶回路装置を提供することができる
０
第１図は従来の記憶回路装置の一例を示す構成図、第２
図はこの発明の一実施例を示す構成図である０ ２１……セル、２２……パスライン、２５゜２７．２８
，５１．５２，５５，５６……ｎチャネルＭＯ８Ｆ’Ｅ
Ｔ（ｎ−ＭＯ８Ｔ）、２６゜２９．３０，５３，５４，
５７，５８……ｐチャネルＭＯ８ＦＥＴ（ｐ−ＭＯ８Ｔ
）、３１゜３３……端子、３２，３５……インバータ、
３４……ナントゲート、Ｓ……スイッチ回路、Ｋ……ク
ロックドインバータ、Ｊ……インバータ、Ｇ……ゲート
回路０
図はこの発明の一実施例を示す構成図である０ ２１……セル、２２……パスライン、２５゜２７．２８
，５１．５２，５５，５６……ｎチャネルＭＯ８Ｆ’Ｅ
Ｔ（ｎ−ＭＯ８Ｔ）、２６゜２９．３０，５３，５４，
５７，５８……ｐチャネルＭＯ８ＦＥＴ（ｐ−ＭＯ８Ｔ
）、３１゜３３……端子、３２，３５……インバータ、
３４……ナントゲート、Ｓ……スイッチ回路、Ｋ……ク
ロックドインバータ、Ｊ……インバータ、Ｇ……ゲート
回路０
Claims (1)
- １ 高レベルおよび低レベルの情報信号が転送される情
報入出力共通線と、一方の電源と第１の出力端との間に
一方チャネルの２つのトランジスタを挿入すると共に第
１の出力端と他方島電源との間に他方チャネルの２つの
トランジスタを挿入し一方チャネルおよび他方チャネル
のそれぞれ１つのトランジスタのゲートを共に上記情報
入出力共通線に接続しかつ一方チャネルおよび他方チャ
ネルのそれぞれ１つのトランジスタのゲートをアドレス
信号と書き込み読み出しモード指定信号との論理積信号
あるいは否定論理積信号の供給端に接続してなる第１の
スイッチ手段と、一方の電源と第２の出力端との間に一
方チャネルの２つのトランジスタを挿入すると共に第２
の出力端と他方の電源との間に他方チャネルの２つのト
ランジスタを挿入し一方チャネルおよび他方チャネルの
それぞれ１つのトランジスタのゲートを共に上記第１の
出力端に接続しかつチャネルおよび他方チャネルのそれ
ぞれ１つのトランジスタのゲートをアドレス信号あるい
は反転アドレス信号の供給端に接続してなる第２のスイ
ッチ手段と、上記第２の出力端を上記第１のスイッチと
上記情報入出力共通線との接続点に接続する手段と、一
方の電源と第３の出力端との間に一方チャネルの１つの
トランジスタを挿入すると共に第３の出力端と他方の電
源との間に他方チャネルの１つのトランジスタを挿入し
これら一方チャネルおよび他方チャネルのトランジスタ
のゲートを共に上記第２の出力端に接続してなる第１の
反転回路と、一方の電源と第４の出力端との間に一方チ
ャネルの２つのトランジスタを挿入すると共に第４の出
力端と他方の電源との間に他方チャネルの２つのトラン
ジスタを挿入し一方チャネルおよび他方チャネルのそれ
ぞれ１つのトランジスタのゲートを共に上記第３の出力
端に接続しかつ一方チャネルおよび他方チャネルのそれ
ぞれ１つのトランジスタのゲートをアドレス信号と書き
込み読み出しモード指定信号との否定論理積信号あるい
は論理積信号の供給端に接続してなる第２の反転回路と
、上記第４の出力端を上記第１の反転回路と上記第２の
出力端との接続点に接続する手段とを具備したことを特
徴とする記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52086675A JPS58117B2 (ja) | 1977-07-21 | 1977-07-21 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52086675A JPS58117B2 (ja) | 1977-07-21 | 1977-07-21 | 記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5422133A JPS5422133A (en) | 1979-02-19 |
| JPS58117B2 true JPS58117B2 (ja) | 1983-01-05 |
Family
ID=13893593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52086675A Expired JPS58117B2 (ja) | 1977-07-21 | 1977-07-21 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4661888B2 (ja) * | 2008-03-11 | 2011-03-30 | ソニー株式会社 | 半導体記憶装置およびその動作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501624A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS5162631A (ja) * | 1974-11-28 | 1976-05-31 | Tokyo Shibaura Electric Co |
-
1977
- 1977-07-21 JP JP52086675A patent/JPS58117B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501624A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS5162631A (ja) * | 1974-11-28 | 1976-05-31 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5422133A (en) | 1979-02-19 |
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