JPH02177099A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02177099A JPH02177099A JP63331702A JP33170288A JPH02177099A JP H02177099 A JPH02177099 A JP H02177099A JP 63331702 A JP63331702 A JP 63331702A JP 33170288 A JP33170288 A JP 33170288A JP H02177099 A JPH02177099 A JP H02177099A
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- JP
- Japan
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- circuit
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- test
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000012360 testing method Methods 0.000 claims description 28
- 230000006870 function Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に係り、特に誤り検出。
訂正回路の機能を検査するデータの発生する回路［従来
の技術］ 従来、この種の半導体記憶装置は、第４図に示すように
誤り検出回路８と誤り訂正回路９との機能を検査するた
めに、検査ビットに任意のデータを書き込むための検査
ビット書込回路１６を備えている。この回路１６を用い
てデータの書込みを行うと、入力されたデータは検査ビ
ット生成回路２を経由しないので故意に一部のデータを
誤らせたデータが検査ビット６に書き込まれ、そのデー
タを読出すことによって誤り検出及び訂正回路８゜９が
正しく機能するか否かを検査できていた。
の技術］ 従来、この種の半導体記憶装置は、第４図に示すように
誤り検出回路８と誤り訂正回路９との機能を検査するた
めに、検査ビットに任意のデータを書き込むための検査
ビット書込回路１６を備えている。この回路１６を用い
てデータの書込みを行うと、入力されたデータは検査ビ
ット生成回路２を経由しないので故意に一部のデータを
誤らせたデータが検査ビット６に書き込まれ、そのデー
タを読出すことによって誤り検出及び訂正回路８゜９が
正しく機能するか否かを検査できていた。
［発明が解決しようとする問題点コ
上述した従来の半導体記憶Ｈ置は、通常の誤り訂正にお
いて必要な検査ビット生成回路、誤り検出回路、誤り訂
正回路の他に通常のデータ書込回路とは別個に、任意の
検査ビットを書き込むための検査ビット書込回路を有し
ている。
いて必要な検査ビット生成回路、誤り検出回路、誤り訂
正回路の他に通常のデータ書込回路とは別個に、任意の
検査ビットを書き込むための検査ビット書込回路を有し
ている。
その結果、かかる周辺回路により占められる面積が増加
し、半導体チップの面積が増大するという問題点があっ
た。
し、半導体チップの面積が増大するという問題点があっ
た。
また機能を調べるためのデータを検査の開始前に書き込
まなけれはならないため、検査時間が長くなるという問
題点もあった。
まなけれはならないため、検査時間が長くなるという問
題点もあった。
夕及び検査データに基づき誤りを検出し訂正する誤り検
出訂正回路とを備えた半導体記憶装置において、入力デ
ータと検査データとに対して誤りを含む誤データを発生
し、該誤データを誤り検出訂正回路に供給する誤データ
発生回路を設けたことである。
出訂正回路とを備えた半導体記憶装置において、入力デ
ータと検査データとに対して誤りを含む誤データを発生
し、該誤データを誤り検出訂正回路に供給する誤データ
発生回路を設けたことである。
［発明の従来技術に対する相違点コ
上述した従来の半導体記憶装置が通常の書込回路と別個
に任意の検査ビットを書き込むための検査ビット書込回
路を必要としていたのに対し、本発明に係る半導体記憶
装置は誤ったビットを含む検査用データを発生する誤デ
ータ発生回路を内蔵しているという相違点を有する。
に任意の検査ビットを書き込むための検査ビット書込回
路を必要としていたのに対し、本発明に係る半導体記憶
装置は誤ったビットを含む検査用データを発生する誤デ
ータ発生回路を内蔵しているという相違点を有する。
［問題点を解決するだめの手段］
本発明の要旨は入力データに基づき検査データを発生す
る検査ビット生成回路と、入力データと検査データとを
メモリセルに書き込むデータ書き込み回路と、メモリセ
ルから読出された入力デー［実施例］ 次に本発明の実施例を図面を参照しつつ説明する。
る検査ビット生成回路と、入力データと検査データとを
メモリセルに書き込むデータ書き込み回路と、メモリセ
ルから読出された入力デー［実施例］ 次に本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の第１実施例のブロック図である。図に
おいて、長細のデータ１０〜■岱が入力バッファ１に入
力されると、それらのデータはそのままメモリセル４内
の主ビット６にデータ書込回路３によって書き込まれる
。
おいて、長細のデータ１０〜■岱が入力バッファ１に入
力されると、それらのデータはそのままメモリセル４内
の主ビット６にデータ書込回路３によって書き込まれる
。
一方長細の入力データ１０〜■岱をもとに、検査ビット
生成回路２はｊ個の検査データＣ１からＣｊを発生し、
主ビットと同じ書込回路３によってメモリセル内の検査
ビット５に書き込まれる。
生成回路２はｊ個の検査データＣ１からＣｊを発生し、
主ビットと同じ書込回路３によってメモリセル内の検査
ビット５に書き込まれる。
読み出しモードにおいては、センスアンプ７によって増
幅された記憶データは誤り検出回路８によってチエツク
され、一定の数９個以下のデータが誤っていた場合には
誤り訂正回路９によって訂正された長細のデータが出力
バッファ１２から出力される。
幅された記憶データは誤り検出回路８によってチエツク
され、一定の数９個以下のデータが誤っていた場合には
誤り訂正回路９によって訂正された長細のデータが出力
バッファ１２から出力される。
ここで検査データＣ１からＣｊは検査ビット生成回路２
により入力データＩＯからｆ多に応じて自動的に生成さ
れるため、通常は誤り訂正を必要としないデータがセル
に書き込まれる。従って、誤り検出回路８．訂正回路９
が正常に機能しているかをチエツクすることができない
。そこでチエツクモードにおいて制御信号１０を供給す
ると、該データ発生回路１１は９個以下の誤ったビット
を含むデータを発生ずる。これらのデータを読出した結
果、正常なデータが出力されているか否かで誤り検出回
路８と誤り訂正回路９との機能をチエツクすることが可
能となる。第２図に第１図における誤データ発生回路の
一例を示す。この例では製造時にあらかしめ作り込まれ
たマスクロム（ＲＯＭ）セルを用いている。マスクＲＯ
Ｍセルのソースをソース電源ｖＳＳと接続するかしない
かでデータ′０′と′ １′とに作り分けることができ
、ここに９個以下の誠りを含むデータを作り込むことで
検査用のデータを実現できる。第２図ではＰＯのみ゛
１′ 他はすべて′０′というデータにしている。この
データを読出したとき、出力データＤＯ〜Ｄｉがすべて
＋０１であれば正常に機能していることがチエツクでき
る。
により入力データＩＯからｆ多に応じて自動的に生成さ
れるため、通常は誤り訂正を必要としないデータがセル
に書き込まれる。従って、誤り検出回路８．訂正回路９
が正常に機能しているかをチエツクすることができない
。そこでチエツクモードにおいて制御信号１０を供給す
ると、該データ発生回路１１は９個以下の誤ったビット
を含むデータを発生ずる。これらのデータを読出した結
果、正常なデータが出力されているか否かで誤り検出回
路８と誤り訂正回路９との機能をチエツクすることが可
能となる。第２図に第１図における誤データ発生回路の
一例を示す。この例では製造時にあらかしめ作り込まれ
たマスクロム（ＲＯＭ）セルを用いている。マスクＲＯ
Ｍセルのソースをソース電源ｖＳＳと接続するかしない
かでデータ′０′と′ １′とに作り分けることができ
、ここに９個以下の誠りを含むデータを作り込むことで
検査用のデータを実現できる。第２図ではＰＯのみ゛
１′ 他はすべて′０′というデータにしている。この
データを読出したとき、出力データＤＯ〜Ｄｉがすべて
＋０１であれば正常に機能していることがチエツクでき
る。
またこの場合、これらのマスクＲＯＭは通常のセルとデ
イジット線ＰＯ〜Ｐｊ、ＭＯ〜Ｍ−ｉを共有できるので
、半導体基板上においてほとんど面積をとらない。
イジット線ＰＯ〜Ｐｊ、ＭＯ〜Ｍ−ｉを共有できるので
、半導体基板上においてほとんど面積をとらない。
［発明の効果コ
以上説明したように本発明は誤りを含んだ検査データを
発生する回路を内蔵しているために通常の書込回路以外
に、任意の検査ビットを書き込むための専用書込回路を
必要としない。従って、半導体基板上において小さな面
積を占めるだけで実現でき、また検査は単に読み出しを
行うだけてよいので検査時間を短縮できるという効果が
ある。
発生する回路を内蔵しているために通常の書込回路以外
に、任意の検査ビットを書き込むための専用書込回路を
必要としない。従って、半導体基板上において小さな面
積を占めるだけで実現でき、また検査は単に読み出しを
行うだけてよいので検査時間を短縮できるという効果が
ある。
第３図は本発明の第２実施例における誤データ発生回路
を示す。第１実施例においてはトランジスタのソースを
ソース電源ＶＳＳに接続するかしないかで“Ｏ”１’を
区別していたが、ここではデプレッション型にするかエ
ンハンスメント型にするかてｌＱｊ、Ｉｌｌを区別する
。
を示す。第１実施例においてはトランジスタのソースを
ソース電源ＶＳＳに接続するかしないかで“Ｏ”１’を
区別していたが、ここではデプレッション型にするかエ
ンハンスメント型にするかてｌＱｊ、Ｉｌｌを区別する
。
第３図に示すようにマスクＲＯＭのゲートは接地電位と
なっているため、デプレッション型トランジスタのみ０
′ 他はすべて′ １′のデータを出す。この例におい
ても、素子数が少なく、半導体基板上において占める面
積が少ないという利点がある。
なっているため、デプレッション型トランジスタのみ０
′ 他はすべて′ １′のデータを出す。この例におい
ても、素子数が少なく、半導体基板上において占める面
積が少ないという利点がある。
第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第１実施例における誤データ発生回路の回路
図、第３図は本発明の第２実施例における誤データ発生
回路の回路図、第４図は従来の技術によるブロック図で
ある。 １ ・ ・ ・ ２ ・ ・ ・ ３１ φ ４ ・ ・ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ １ ８ ・ ・ ・ ９ φ １ １０ ・ ・ １１ ・ ・ １２ ・ ・ １３ ・ ・ １４ ・ ・ １５ ・ ・ １６ ・ ・
は本発明の第１実施例における誤データ発生回路の回路
図、第３図は本発明の第２実施例における誤データ発生
回路の回路図、第４図は従来の技術によるブロック図で
ある。 １ ・ ・ ・ ２ ・ ・ ・ ３１ φ ４ ・ ・ ・ ５ ・ ・ ・ ６ ・ ・ ・ ７ ・ １ ８ ・ ・ ・ ９ φ １ １０ ・ ・ １１ ・ ・ １２ ・ ・ １３ ・ ・ １４ ・ ・ １５ ・ ・ １６ ・ ・
Claims (1)
- 入力データに基づき検査データを発生する検査ビット生
成回路と、入力データと検査データとをメモリセルに書
き込むデータ書き込み回路と、メモリセルから読出され
た入力データ及び検査データに基づき誤りを検出し訂正
する誤り検出訂正回路とを備えた半導体記憶装置におい
て、入力データと検査データとに対して誤りを含む誤デ
ータを発生し、該誤データを誤り検出訂正回路に供給す
る誤データ発生回路を設けたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331702A JPH02177099A (ja) | 1988-12-27 | 1988-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331702A JPH02177099A (ja) | 1988-12-27 | 1988-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177099A true JPH02177099A (ja) | 1990-07-10 |
Family
ID=18246631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331702A Pending JPH02177099A (ja) | 1988-12-27 | 1988-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177099A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574187A (ja) * | 1991-09-17 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JPH06325595A (ja) * | 1991-03-27 | 1994-11-25 | Nec Kyushu Ltd | 誤り訂正回路付きｐｒｏｍ装置 |
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
-
1988
- 1988-12-27 JP JP63331702A patent/JPH02177099A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06325595A (ja) * | 1991-03-27 | 1994-11-25 | Nec Kyushu Ltd | 誤り訂正回路付きｐｒｏｍ装置 |
| JPH0574187A (ja) * | 1991-09-17 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
| US8140940B2 (en) | 2006-02-24 | 2012-03-20 | Fujitsu Limited | Method and apparatus for controlling memory |
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