JPS6284498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6284498A JPS6284498A JP60225739A JP22573985A JPS6284498A JP S6284498 A JPS6284498 A JP S6284498A JP 60225739 A JP60225739 A JP 60225739A JP 22573985 A JP22573985 A JP 22573985A JP S6284498 A JPS6284498 A JP S6284498A
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- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は半導体記憶装置、例えばマスクＲＯＭ（ｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）装置に関するもので
ある。
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）装置に関するもので
ある。
口、従来技術
半導体記憶装置、例えばマスクＲＯＭ装置は、その製造
段階において、使用するフォトマスクによって特定のメ
モリセルに対し記憶データを書き込んでしまう読み出し
専用のメモリ装置である。
段階において、使用するフォトマスクによって特定のメ
モリセルに対し記憶データを書き込んでしまう読み出し
専用のメモリ装置である。
従って、記憶内容が消失することがないので、マイクロ
コンピュータにおける固定的なプログラムを記憶する装
置として有用である。
コンピュータにおける固定的なプログラムを記憶する装
置として有用である。
従来のマスクＲＯＭ装置では、その生産の歩留を高める
目的で、不良（欠陥）ビットを自己検出して訂正する回
路を内蔵させることがある。この場合、情報ビットに対
し検査ビットを付加しているが、この付加はハミング符
号に基づいて行われる。しかしながら、そのように検査
ビットを付加すれば、デバイスのチップ面積が増大して
しまう。
目的で、不良（欠陥）ビットを自己検出して訂正する回
路を内蔵させることがある。この場合、情報ビットに対
し検査ビットを付加しているが、この付加はハミング符
号に基づいて行われる。しかしながら、そのように検査
ビットを付加すれば、デバイスのチップ面積が増大して
しまう。
この面積増大の割合は、必要検査ビット数の情報ビット
数に対する割合から知ることができる。
数に対する割合から知ることができる。
即ち、一度に読み出される情報ビット数と、その読み出
された情報ビットに１ビツトの不良が含まれている場合
にこれを検出しかつ訂正するために必要な検査ビット数
との間には、次の関係がある。
された情報ビットに１ビツトの不良が含まれている場合
にこれを検出しかつ訂正するために必要な検査ビット数
との間には、次の関係がある。
従って、一度に読み出す情報ビットの数を多くすると、
情報検出回路（即ち、センスアンプ）の数も増加するか
ら、これらの検出回路の全チップ面積に占める割合が増
え、かつ消費電力も大きくなる。このため、一般には、
情報ビット数として３２ビツト以下を採用することが多
いが、３２ビツトとした場合を例示すると、チップ面積
は、３２＋７ − ＝ １ 、２２となり、メモリセル面積だけでも約
２２％の増加となる。これに、誤りの検出、訂正回路を
付加し、かつセンスアンプも７ビツト分付加しなければ
ならないので、チップ面積は全体として少なくとも２５
％程度増加することになる。
情報検出回路（即ち、センスアンプ）の数も増加するか
ら、これらの検出回路の全チップ面積に占める割合が増
え、かつ消費電力も大きくなる。このため、一般には、
情報ビット数として３２ビツト以下を採用することが多
いが、３２ビツトとした場合を例示すると、チップ面積
は、３２＋７ − ＝ １ 、２２となり、メモリセル面積だけでも約
２２％の増加となる。これに、誤りの検出、訂正回路を
付加し、かつセンスアンプも７ビツト分付加しなければ
ならないので、チップ面積は全体として少なくとも２５
％程度増加することになる。
しかも、多数の論理ゲートを通してエラーの検出及び訂
正を行なうため、アクセスタイムが長くなるという欠点
も生じる。
正を行なうため、アクセスタイムが長くなるという欠点
も生じる。
ハ９発明の目的
本発明の目的は、チップ面積の増加を最小にし、かつア
クセスタイムの劣化なしにメモリーピント欠陥を救済し
、生産の歩留を向上させることのできる半導体記憶装置
を提供することにある。
クセスタイムの劣化なしにメモリーピント欠陥を救済し
、生産の歩留を向上させることのできる半導体記憶装置
を提供することにある。
二０発明の構成
即ち、本発明は、通常のメモリー動作を行なうメインメ
モリー部と、欠陥ビットを救済するための情報を与える
サブメモリー部と、このサブメモリー部からの前記情報
を受けて誤りの情報を訂正するデータコレクション回路
部とを有する半導体記憶装置に係るものである。
モリー部と、欠陥ビットを救済するための情報を与える
サブメモリー部と、このサブメモリー部からの前記情報
を受けて誤りの情報を訂正するデータコレクション回路
部とを有する半導体記憶装置に係るものである。
ホ、実施例
以下、本発明の実施例を図面について詳細に説明する。
゛
第１図は、欠陥ビット救済用の冗長回路を内蔵したマス
クＲＯＭ装置のブロック図である。このマスクＲＯＭに
おいて、次の２つの事項を前提にして説明する。
クＲＯＭ装置のブロック図である。このマスクＲＯＭに
おいて、次の２つの事項を前提にして説明する。
（］）、一度に読み出す情報ビット数を１２とする。
従って、メインセンスアンプの数も１２であり、ＭＳＯ
〜Ｍ Ｓ ＋ ＋とじて表わす。
〜Ｍ Ｓ ＋ ＋とじて表わす。
（２）、一点鎖線で囲まれた冗長回路１のプログラミン
グは、後述するようにレーザーによる接続線の焼断によ
って行なう。大容量ＲＡ Ｍ （ｒａｎｄｏｍａｃｃｅ
ｓｓ ｍｅｍｏｒｙ）で一般に用いられているプログ
ラミング技法には、上記の他にポリシリコンヒユーズを
電気的に切断する方法もあるが、いずれの技法でも冗長
回路を実現することができる。
グは、後述するようにレーザーによる接続線の焼断によ
って行なう。大容量ＲＡ Ｍ （ｒａｎｄｏｍａｃｃｅ
ｓｓ ｍｅｍｏｒｙ）で一般に用いられているプログ
ラミング技法には、上記の他にポリシリコンヒユーズを
電気的に切断する方法もあるが、いずれの技法でも冗長
回路を実現することができる。
第１図に示すマスクＲＯＭ装置は、基本的には、通常の
メモリー動作を行なうメインメモリー部２と、欠陥ビッ
トを救済するための情報によって誤りの情報を訂正する
冗長回路１とからなり、冗長回路１は更に、欠陥ビット
救済用の情報を与えるサブメモリー部３と、このサブメ
モリー部からの前記情報を受けて誤りの情報を訂正する
データコレクション回路部４とによって構成されている
。
メモリー動作を行なうメインメモリー部２と、欠陥ビッ
トを救済するための情報によって誤りの情報を訂正する
冗長回路１とからなり、冗長回路１は更に、欠陥ビット
救済用の情報を与えるサブメモリー部３と、このサブメ
モリー部からの前記情報を受けて誤りの情報を訂正する
データコレクション回路部４とによって構成されている
。
メインメモリー（アレイ）部２は、通常のマスクＲＯＭ
からなっていて、センスアンプ部も含めて従来公知の構
成であるから、その説明は省略する。後述のデータコレ
クション回路の説明で明らかとなるが、サブメモリー部
３からの信号による帰還又はインターロックはないと考
えてよいから、アクセスタイムの劣化は全く生じない。
からなっていて、センスアンプ部も含めて従来公知の構
成であるから、その説明は省略する。後述のデータコレ
クション回路の説明で明らかとなるが、サブメモリー部
３からの信号による帰還又はインターロックはないと考
えてよいから、アクセスタイムの劣化は全く生じない。
サブメモリー部３を駆動させる場合も、アクセスタイム
には何の影響もない。
には何の影響もない。
サブメモリー部３は、第２図に明示するように、レーザ
ーによるアドレスのプログラミングが可能なデコーダ５
及び６と、欠陥ビット情報のプログラミングが可能なサ
ブメモリーアレイ７とを有し、更にサブメモリー部のワ
ード線のどれかが“１”レベルになる（即ち、欠陥ビッ
トのある部分がアクセスされている）ことを検出するＮ
ＯＲ回路部８と、サブメモリーの情報を正しく検出する
サブセンスアンプＳＳ０〜ＳＳ＋＋とを有している。サ
ブメモリー部のビット線の数は、メインセンスアンプＭ
Ｓ ｏ ” Ｍ Ｓ Ｉ＋の数と同じ（即ち、１２ビ
ツト）になっているため、サブメモリー部にはいわゆる
Ｙデコーダは設けておらず、ビット線は直接センスアン
プ３３０”３３１１に接続されている。この代りに、ワ
ード線選択のための入力信号は、メインメモリー部２の
Ｘ及びＹデコーダ出力のすべてを使用している。
ーによるアドレスのプログラミングが可能なデコーダ５
及び６と、欠陥ビット情報のプログラミングが可能なサ
ブメモリーアレイ７とを有し、更にサブメモリー部のワ
ード線のどれかが“１”レベルになる（即ち、欠陥ビッ
トのある部分がアクセスされている）ことを検出するＮ
ＯＲ回路部８と、サブメモリーの情報を正しく検出する
サブセンスアンプＳＳ０〜ＳＳ＋＋とを有している。サ
ブメモリー部のビット線の数は、メインセンスアンプＭ
Ｓ ｏ ” Ｍ Ｓ Ｉ＋の数と同じ（即ち、１２ビ
ツト）になっているため、サブメモリー部にはいわゆる
Ｙデコーダは設けておらず、ビット線は直接センスアン
プ３３０”３３１１に接続されている。この代りに、ワ
ード線選択のための入力信号は、メインメモリー部２の
Ｘ及びＹデコーダ出力のすべてを使用している。
メインメモリー部２で欠陥ビットが含まれているアドレ
スがアクセスされた場合、その欠陥ビットを救済するた
めに、そのアドレスがサブメモリー部においてレーザー
焼断によってサブデコーダにプログラミングされる。こ
れは、従来のダイナミックＲＡＭで採用されている方法
と同じであるから、その説明は省略する。
スがアクセスされた場合、その欠陥ビットを救済するた
めに、そのアドレスがサブメモリー部においてレーザー
焼断によってサブデコーダにプログラミングされる。こ
れは、従来のダイナミックＲＡＭで採用されている方法
と同じであるから、その説明は省略する。
サブメモリーアレイ３へのプログラミングは次の手順で
行なう。例えば、ＭＳ３で読み出されたビットが欠陥ビ
ットである場合、サブメモリーアレイ３のＳ８３に接続
されるビット線に接続されたメモリートタンジスタの接
続線をレーザーによって焼き切る。即ち、メインメモリ
ー部に記憶されている情報とは無関係に、欠陥ビットの
座標に対応するサブメモリー座標部分のみを焼き切れば
よい。このため、レーザー切断に要する時間は少なくて
すむ。
行なう。例えば、ＭＳ３で読み出されたビットが欠陥ビ
ットである場合、サブメモリーアレイ３のＳ８３に接続
されるビット線に接続されたメモリートタンジスタの接
続線をレーザーによって焼き切る。即ち、メインメモリ
ー部に記憶されている情報とは無関係に、欠陥ビットの
座標に対応するサブメモリー座標部分のみを焼き切れば
よい。このため、レーザー切断に要する時間は少なくて
すむ。
欠陥ビット情報は、第３図に示すサブセンスアンプによ
って検出される。このセンスアンプ出力が“Ｏ”のとき
は欠陥ビットを検出したことを示し、他のセンスアンプ
は″１″レベルの出力を保持するようにしておく。
って検出される。このセンスアンプ出力が“Ｏ”のとき
は欠陥ビットを検出したことを示し、他のセンスアンプ
は″１″レベルの出力を保持するようにしておく。
この場合、プリチャージ時（φ２）及びサブメモリー非
選択時のセンスアンプ出力は“１”レベルである。
選択時のセンスアンプ出力は“１”レベルである。
このセンスアンプにおいて、まずプリチャージクロック
φ、によってＰチャンネルＭＯ３がオンし、各ノードＡ
、Ｂを基準電圧Ｖ ４４までプリチャージする。次いで
、サブメモリーのビット線の出力が１”となれば（この
ときφ、Ａは“１”）、ノードＡ側の各ＮチャネルＭＯ
３がすべてオンし、これによってノードＡが接地レベル
、即ち“Ｏ”となり、欠陥ビットが出力“Ｏ”として検
出される。
φ、によってＰチャンネルＭＯ３がオンし、各ノードＡ
、Ｂを基準電圧Ｖ ４４までプリチャージする。次いで
、サブメモリーのビット線の出力が１”となれば（この
ときφ、Ａは“１”）、ノードＡ側の各ＮチャネルＭＯ
３がすべてオンし、これによってノードＡが接地レベル
、即ち“Ｏ”となり、欠陥ビットが出力“Ｏ”として検
出される。
次に、欠陥ビット情報の訂正は、第４図に示すデータコ
レクション回路４によって行なわれる。
レクション回路４によって行なわれる。
通常の動作では、トランスファーゲートＴ＋ｔ１がオン
、Ｔ＋ｔ□がオフであり、メインセンスアンプからの情
報をそのまま次段に伝える。欠陥ビットが読み出される
ときには、これに対応したサブセンスアンプの出力は“
Ｏ”となるから、ＴＲＩがオフ、Ｔ Ｒ２カオンし、メ
インセンスアンプからの情ＩＩ ヲ反転させる。この結
果、欠陥ビットが訂正されて出力されたことになり、欠
陥ビ・ノドの救済が可能となる。なお、情報ビットは“
０”レベルか“１″レベルのいずれかしかとらないから
、上記の情報の訂正は、単に読み出された情報の反転を
行なうだけで十分である。
、Ｔ＋ｔ□がオフであり、メインセンスアンプからの情
報をそのまま次段に伝える。欠陥ビットが読み出される
ときには、これに対応したサブセンスアンプの出力は“
Ｏ”となるから、ＴＲＩがオフ、Ｔ Ｒ２カオンし、メ
インセンスアンプからの情ＩＩ ヲ反転させる。この結
果、欠陥ビットが訂正されて出力されたことになり、欠
陥ビ・ノドの救済が可能となる。なお、情報ビットは“
０”レベルか“１″レベルのいずれかしかとらないから
、上記の情報の訂正は、単に読み出された情報の反転を
行なうだけで十分である。
このデータコレクション回路４では、Ｔ、ｌ＋及びＴＲ
２のオン・オフのタイミングは、サブメモリーの読み出
し速度に比例する。サブメモリーの容量はメインメモリ
ーに比べて十分に小さいから、サブメモリーの読み出し
速度はメインメモリーに比べて十分に速くでき、従って
メインセンスアンプからの信号が伝わるよりかなり以前
に、ＴＲＩ、ＴＲ□のオン・オフは完了している。この
ため、アクセスタイムのロスは殆んどない。
２のオン・オフのタイミングは、サブメモリーの読み出
し速度に比例する。サブメモリーの容量はメインメモリ
ーに比べて十分に小さいから、サブメモリーの読み出し
速度はメインメモリーに比べて十分に速くでき、従って
メインセンスアンプからの信号が伝わるよりかなり以前
に、ＴＲＩ、ＴＲ□のオン・オフは完了している。この
ため、アクセスタイムのロスは殆んどない。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基づいて更に変形可能である。
術的思想に基づいて更に変形可能である。
へ０発明の作用効果
（Ｑ）
本発明は上述した如く、サブメモリー部からの情報を受
けてデータコレクション回路部によって、誤りの情報を
訂正するように構成しているので、メモリービット欠陥
を救済して、生産の歩留を向上させることができる。し
かも、従来のように検査及び訂正用のビット、回路を付
加する必要がなく、冗長回路を組込むことによって欠陥
救済を図っているので、チップ面積の増加を小さくする
ことができる。
けてデータコレクション回路部によって、誤りの情報を
訂正するように構成しているので、メモリービット欠陥
を救済して、生産の歩留を向上させることができる。し
かも、従来のように検査及び訂正用のビット、回路を付
加する必要がなく、冗長回路を組込むことによって欠陥
救済を図っているので、チップ面積の増加を小さくする
ことができる。
また、サブメモリー部の読み出し速度を速くできるため
、アクセスタイムの劣化をなくすことが可能である。
、アクセスタイムの劣化をなくすことが可能である。
図面は本発明の実施例を示すものであって、第１図は冗
長回路内蔵のＲＯＭデバイスのブロック図、 第２図はサブメモリー回路の主要部の等価回路図、 第３図はサブセンスアンプの等価回路図、第４図はデー
タコレクション回路部の等価回路である。 なお、図面に示す符号において、 １・・・・・冗長回路 ２・・・・・メインメモリー部 ３・・・・・サブメモリー部 ４・・・・・データコレクション回路部５．６・・・サ
ブデコーダ ７・・・・・サブメモリーアレイ である。
長回路内蔵のＲＯＭデバイスのブロック図、 第２図はサブメモリー回路の主要部の等価回路図、 第３図はサブセンスアンプの等価回路図、第４図はデー
タコレクション回路部の等価回路である。 なお、図面に示す符号において、 １・・・・・冗長回路 ２・・・・・メインメモリー部 ３・・・・・サブメモリー部 ４・・・・・データコレクション回路部５．６・・・サ
ブデコーダ ７・・・・・サブメモリーアレイ である。
Claims (1)
- １、通常のメモリー動作を行なうメインメモリー部と、
欠陥ビットを救済するための情報を与えるサブメモリー
部と、このサブメモリー部からの前記情報を受けて誤り
の情報を訂正するデータコレクション回路部とを有する
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225739A JP2515097B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
| US07/310,496 US4875212A (en) | 1985-10-08 | 1989-02-13 | Memory device with integrated error detection and correction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225739A JP2515097B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284498A true JPS6284498A (ja) | 1987-04-17 |
| JP2515097B2 JP2515097B2 (ja) | 1996-07-10 |
Family
ID=16834075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225739A Expired - Lifetime JP2515097B2 (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4875212A (ja) |
| JP (1) | JP2515097B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065999U (ja) * | 1991-12-12 | 1994-01-25 | 章 堤 | 文 鎮 |
| JPH07111096A (ja) * | 1993-10-14 | 1995-04-25 | Nec Corp | 救済機能付きマスクｒｏｍ装置 |
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1985
- 1985-10-08 JP JP60225739A patent/JP2515097B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-13 US US07/310,496 patent/US4875212A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4875212A (en) | 1989-10-17 |
| JP2515097B2 (ja) | 1996-07-10 |
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