JPS61214299A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPS61214299A JPS61214299A JP60056502A JP5650285A JPS61214299A JP S61214299 A JPS61214299 A JP S61214299A JP 60056502 A JP60056502 A JP 60056502A JP 5650285 A JP5650285 A JP 5650285A JP S61214299 A JPS61214299 A JP S61214299A
- Authority
- JP
- Japan
- Prior art keywords
- address
- defective
- input
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係り、特に読出し専用メモリに
おける不良ピット（不良セル）を救済する手段に関する
。
おける不良ピット（不良セル）を救済する手段に関する
。
半導体メモリの大容量化に伴ない、製造に際して結晶欠
陥による歩留り低下が問題となってきた。この対策とし
て冗長回路を内蔵するようになったが、これは製造段階
で発見された不良のメモリセルを冗長回路のメモリセル
と切り換えて救済するものであり、この切り換えの操作
に時間、手間が必要であった。これに代わるものとして
、大型計算機で採用されている誤り検出訂正方式（エラ
ーコードコレクト方式、ＥＣＣ方式）を応用したＥＣＣ
回路を内蔵することが一部で使用されるようになった。
陥による歩留り低下が問題となってきた。この対策とし
て冗長回路を内蔵するようになったが、これは製造段階
で発見された不良のメモリセルを冗長回路のメモリセル
と切り換えて救済するものであり、この切り換えの操作
に時間、手間が必要であった。これに代わるものとして
、大型計算機で採用されている誤り検出訂正方式（エラ
ーコードコレクト方式、ＥＣＣ方式）を応用したＥＣＣ
回路を内蔵することが一部で使用されるようになった。
これは、データ用のメモリセルの他に検査符号（）９リ
テイピツト）用のメモリセルを設け、この検査符号に基
いてデータビット（たとえば８ビツト）中の誤りを自動
的に検出、訂正する機能を持たせたものである。
テイピツト）用のメモリセルを設け、この検査符号に基
いてデータビット（たとえば８ビツト）中の誤りを自動
的に検出、訂正する機能を持たせたものである。
ところが、たとえばＩＭビット以上の大容量のマスクＲ
ＯＭの場合、ＦＪｃｃ回路を内蔵させると、検査符号を
書き込んでおくためのメモリセルとして読み出しデータ
を書き込んでおくためのメモリセルの約２０％を必要と
するので、メモリチップの大きさが犬きぐなる欠点があ
る。また、データ読み出し時に誤り検出訂正のための演
算回路が必らず動作するので、アクセスタイムが遅くな
る欠点がある。
ＯＭの場合、ＦＪｃｃ回路を内蔵させると、検査符号を
書き込んでおくためのメモリセルとして読み出しデータ
を書き込んでおくためのメモリセルの約２０％を必要と
するので、メモリチップの大きさが犬きぐなる欠点があ
る。また、データ読み出し時に誤り検出訂正のための演
算回路が必らず動作するので、アクセスタイムが遅くな
る欠点がある。
本発明は上記の事情に鑑みてなされたもので、チップサ
イｔの増大およびアクセスタイムの遅れを殆んど伴なう
ことなく不良セルの救済が可能であり、特に小数のビッ
ト不良の救済に好適な読出し専用メモリを提供するもの
である。
イｔの増大およびアクセスタイムの遅れを殆んど伴なう
ことなく不良セルの救済が可能であり、特に小数のビッ
ト不良の救済に好適な読出し専用メモリを提供するもの
である。
即ち、本発明の読出し専用メモリは、アドレス人力バッ
ファから入力するアドレス信号のうち、メモリセルアレ
イ内の不良セルに対応する不良アドレスを予め登録して
おき、この登録した不良アドレスの入力時を検出する不
良アドレス登録・検出部と、センスアンプから出力バッ
ファに送られる読み出しデータを上記不良アドレス登録
・検出部による不良アドレスの検出がなされているか否
かに応じて反転させ、またはそのまま通過させる手段を
具備したことを特徴とするものである。
ファから入力するアドレス信号のうち、メモリセルアレ
イ内の不良セルに対応する不良アドレスを予め登録して
おき、この登録した不良アドレスの入力時を検出する不
良アドレス登録・検出部と、センスアンプから出力バッ
ファに送られる読み出しデータを上記不良アドレス登録
・検出部による不良アドレスの検出がなされているか否
かに応じて反転させ、またはそのまま通過させる手段を
具備したことを特徴とするものである。
したがって、通常のメモリ回路に不良セル救済用の比較
的小数の素子を追加しておき、製造時のウニハエ程での
テスト終了後に不良セルに対応する不良アドレスを登録
しておくことによって、実際の使用に際して不良セルか
らの読み出しデータを反転して正しいデータに補正でき
るようになり、特に小数のビット不良の救済に適してい
る。この場合、ＦＣＣ回路を使用しておらず、チッグサ
イズの増大、アクセスタイムの遅れは殆んど伴なわない
。
的小数の素子を追加しておき、製造時のウニハエ程での
テスト終了後に不良セルに対応する不良アドレスを登録
しておくことによって、実際の使用に際して不良セルか
らの読み出しデータを反転して正しいデータに補正でき
るようになり、特に小数のビット不良の救済に適してい
る。この場合、ＦＣＣ回路を使用しておらず、チッグサ
イズの増大、アクセスタイムの遅れは殆んど伴なわない
。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はたとえばＩＭビットマスクＲＯＭの一部を
示しており、１はアドレス信号入カバ〜へ〇が入力する
アドレス人力バッファ、２はアドレスデコーダ、３はメ
モリセルアレイ、４はセンスアンプ、５はデータ出力バ
ッファであり、これらは通常のメモリ回路であるので詳
述を省略する。６は不良アドレス登録・検出部であって
、前記アドレス人力バッファ１からアドレス信号が入力
するものであり、製造段階でのウェハーソートにより存
在することが発見された前記メモリセルアレイ３内の不
良セルに対応するアドレス（不良アドレス）をウニハエ
程終了後に登録しておき、以後は不良アドレス入力の検
出時に検出出力′″１″を発生するものである。また、
データ通過・反転回路７（たとえば排他的オアデート）
が前記センスアンプ４と出カパッファ５との間に設けら
れており、その一方の入力として前記センスアンｆ４の
出力が入力し、他方の入力として上記アドレス登録・検
出部６の検出出力が入力している。上記データ通過・反
転回路７は、前記検出出力が発生していないときはセン
スアンｆ４からの読み出しデータをそのまま通過させて
出力バッファ５に送シ、前記検出出力が発生していると
きはセンスアンｆ４からの読み出しデータを反転させて
出カパッファ５に送るように動作する。
る。第１図はたとえばＩＭビットマスクＲＯＭの一部を
示しており、１はアドレス信号入カバ〜へ〇が入力する
アドレス人力バッファ、２はアドレスデコーダ、３はメ
モリセルアレイ、４はセンスアンプ、５はデータ出力バ
ッファであり、これらは通常のメモリ回路であるので詳
述を省略する。６は不良アドレス登録・検出部であって
、前記アドレス人力バッファ１からアドレス信号が入力
するものであり、製造段階でのウェハーソートにより存
在することが発見された前記メモリセルアレイ３内の不
良セルに対応するアドレス（不良アドレス）をウニハエ
程終了後に登録しておき、以後は不良アドレス入力の検
出時に検出出力′″１″を発生するものである。また、
データ通過・反転回路７（たとえば排他的オアデート）
が前記センスアンプ４と出カパッファ５との間に設けら
れており、その一方の入力として前記センスアンｆ４の
出力が入力し、他方の入力として上記アドレス登録・検
出部６の検出出力が入力している。上記データ通過・反
転回路７は、前記検出出力が発生していないときはセン
スアンｆ４からの読み出しデータをそのまま通過させて
出力バッファ５に送シ、前記検出出力が発生していると
きはセンスアンｆ４からの読み出しデータを反転させて
出カパッファ５に送るように動作する。
前記不良アドレス登録・検出部６は、たとえば第２因に
示すように、複数個の不良アドレス登録・検出回路２０
１〜２０ｍと、これらの各回路の出力を入力とする多入
力ノアｆ −） ２１とからなる。上記各検出回路２０
１〜２０ｍは、第１図中のアドレス人力バッファ１から
のアドレス信号Ａｏ％Ａｎが各一方の入力となる排他的
オアデート２２ｏ〜２２ｎと、この排他的オアデート２
２０〜２２ｎの各他方の入力端とｖｃｃ電源との間に接
続されたデルアッグ用の抵抗２３と、同じく上記各他方
の入力端と接地端との間に設けられて不良アドレスが登
録される場合にレーデ光等により溶断されるヒユーズ（
たとえばポリシリコンヒユーＸ”）２４０〜２４ｎと、
上記各排他的オアｙ−ト２２Ｇ〜２２ｎの出力が入力と
なる多入力フアゲート２５と、この多大カノアｒ−ト２
５の多入力端のうちの１つの入力端と接地端との間に接
続された抵抗２６および上記１つの入力端とｖｃｃ電源
との間に設けられて選択的に溶断されるヒユーズ２２と
からなる。そして、不良セルが存在する場合に、各不良
セルに対応して上記不良アドレス登録・検出回路２０１
〜２０ｍの一部あるいは全部に対して不良アドレスの登
録が行なわれる。たとえば不良アドレスとしてＡｎ、・
・・Ａ、＝（１，０，・・・、Ｏ）を不良アドレス登録
・検出回路２θ１に登録する場合、ハイレベル１１”の
アドレス信号Ａｎが入力する排他的オアダート２２ｎの
入力側のとュー７＋＃２４ｎを溶断すると共に多入力ノ
アダート２５０入力側のとューｔ２７を溶断する。これ
によって、こののち上記不良アドレスが人力すると、排
他的オアゲート２２１１の各入力は＠１”であって出力
は＠０”、その他の排他的オアｌ” −ト２２ｎ−１〜
２２ｏの各入力は＠０”であって各出力は＠Ｏ＃、した
がって多入力フアゲート２５の各入力は＠０１であって
出力は＠１′（不良アドレス検出状態）になり、多大カ
オアｒ−ト２１の出力も′″１ｍ（不良アドレス検出出
力）になる。これに対して、上記不良アドレス登録・検
出回路２０１に前記不良アドレス（１゜０、・・・、０
）以外のアドレス（正常なセルのアドレスあるいは他の
不良アドレス）が入力した場合には、排他的オアｅ−ト
２２ｏ〜２ハのうちの少なくとも１個は２人力が一致し
なくなって出力が＠１”になるので、多入力ノアｆ −
ト２５の出力は＠０”になる。また、不良アドレス登録
・検出回路２０１〜２０ｒｎのうち不良アドレス登録が
行なわれない回路においては、アドレス入力の内容に拘
らず多入力ノアｒ −） ２５０１つの入力がヒユーズ
２７を通してｌ″（ｖＣＣ電位）になっているので、そ
の出力は″０”になる。
示すように、複数個の不良アドレス登録・検出回路２０
１〜２０ｍと、これらの各回路の出力を入力とする多入
力ノアｆ −） ２１とからなる。上記各検出回路２０
１〜２０ｍは、第１図中のアドレス人力バッファ１から
のアドレス信号Ａｏ％Ａｎが各一方の入力となる排他的
オアデート２２ｏ〜２２ｎと、この排他的オアデート２
２０〜２２ｎの各他方の入力端とｖｃｃ電源との間に接
続されたデルアッグ用の抵抗２３と、同じく上記各他方
の入力端と接地端との間に設けられて不良アドレスが登
録される場合にレーデ光等により溶断されるヒユーズ（
たとえばポリシリコンヒユーＸ”）２４０〜２４ｎと、
上記各排他的オアｙ−ト２２Ｇ〜２２ｎの出力が入力と
なる多入力フアゲート２５と、この多大カノアｒ−ト２
５の多入力端のうちの１つの入力端と接地端との間に接
続された抵抗２６および上記１つの入力端とｖｃｃ電源
との間に設けられて選択的に溶断されるヒユーズ２２と
からなる。そして、不良セルが存在する場合に、各不良
セルに対応して上記不良アドレス登録・検出回路２０１
〜２０ｍの一部あるいは全部に対して不良アドレスの登
録が行なわれる。たとえば不良アドレスとしてＡｎ、・
・・Ａ、＝（１，０，・・・、Ｏ）を不良アドレス登録
・検出回路２θ１に登録する場合、ハイレベル１１”の
アドレス信号Ａｎが入力する排他的オアダート２２ｎの
入力側のとュー７＋＃２４ｎを溶断すると共に多入力ノ
アダート２５０入力側のとューｔ２７を溶断する。これ
によって、こののち上記不良アドレスが人力すると、排
他的オアゲート２２１１の各入力は＠１”であって出力
は＠０”、その他の排他的オアｌ” −ト２２ｎ−１〜
２２ｏの各入力は＠０”であって各出力は＠Ｏ＃、した
がって多入力フアゲート２５の各入力は＠０１であって
出力は＠１′（不良アドレス検出状態）になり、多大カ
オアｒ−ト２１の出力も′″１ｍ（不良アドレス検出出
力）になる。これに対して、上記不良アドレス登録・検
出回路２０１に前記不良アドレス（１゜０、・・・、０
）以外のアドレス（正常なセルのアドレスあるいは他の
不良アドレス）が入力した場合には、排他的オアｅ−ト
２２ｏ〜２ハのうちの少なくとも１個は２人力が一致し
なくなって出力が＠１”になるので、多入力ノアｆ −
ト２５の出力は＠０”になる。また、不良アドレス登録
・検出回路２０１〜２０ｒｎのうち不良アドレス登録が
行なわれない回路においては、アドレス入力の内容に拘
らず多入力ノアｒ −） ２５０１つの入力がヒユーズ
２７を通してｌ″（ｖＣＣ電位）になっているので、そ
の出力は″０”になる。
上記構成によるマスクＲＯＭにおいては、不良アドレス
が登録された後は、不良アドレス入力時にアト９レスデ
コーダ２、メモリセルアレイ３、センスアンｆ４により
て不良セルのデータが読み出されると同時に不良アドレ
ス登録・検出部６で不良アドレス検出が行なわれて検出
出力が発生する。これによって、データ通過・反転回路
７でセンスアンプ４からの読み出しデータ（不良セルデ
ータ）が反転（つ１り補正）されるので、出力バッファ
５から正常な読み出しデータが得られるようになる。な
お、正常なセルに対応するアドレスの入力時には、不良
アドレス登録・検出部６から検出出力が発生しないので
、センスアンｆ４からの読み出しデータはそのまま出力
バッファ５から出力する。
が登録された後は、不良アドレス入力時にアト９レスデ
コーダ２、メモリセルアレイ３、センスアンｆ４により
て不良セルのデータが読み出されると同時に不良アドレ
ス登録・検出部６で不良アドレス検出が行なわれて検出
出力が発生する。これによって、データ通過・反転回路
７でセンスアンプ４からの読み出しデータ（不良セルデ
ータ）が反転（つ１り補正）されるので、出力バッファ
５から正常な読み出しデータが得られるようになる。な
お、正常なセルに対応するアドレスの入力時には、不良
アドレス登録・検出部６から検出出力が発生しないので
、センスアンｆ４からの読み出しデータはそのまま出力
バッファ５から出力する。
したがって、上記マスクＲＯＭによれば、不良アドレス
登録・検出部６の検出回路数により定まる数の不良セル
を救済することができる。この場合、不良アドレス毎に
ヒユーズを溶断する手間がかかるので、救済対象とする
不良セルが小数の場合に適しており、小数ピットの不良
セルを救済するためには不良アドレス登録・検出部６を
たとえば数百素子程度で実現可能であり、チップサイズ
を殆んど増大させずに済む。また、データ読み出し時に
センスアンｆ４からの読み出しデータがデータ通過・反
転回路７を経て出カパッ７ア５に送られることによるア
クセスタイムの遅れは殆んどなく、従来例のようなＦＣ
Ｃ回路を用いていないので高速読み出しが可能である。
登録・検出部６の検出回路数により定まる数の不良セル
を救済することができる。この場合、不良アドレス毎に
ヒユーズを溶断する手間がかかるので、救済対象とする
不良セルが小数の場合に適しており、小数ピットの不良
セルを救済するためには不良アドレス登録・検出部６を
たとえば数百素子程度で実現可能であり、チップサイズ
を殆んど増大させずに済む。また、データ読み出し時に
センスアンｆ４からの読み出しデータがデータ通過・反
転回路７を経て出カパッ７ア５に送られることによるア
クセスタイムの遅れは殆んどなく、従来例のようなＦＣ
Ｃ回路を用いていないので高速読み出しが可能である。
なお、本発明はマスクＲＯＭ以外の読出し専用メモリに
も適用可能である。
も適用可能である。
上述したように本発明の読出し専用メモリによれば、チ
ップサイズの増大およびアクセスタイムの遅れを殆んど
伴なうことなく不良セルの救済が可能であり、特に小数
のビット不良の救済に好適である。
ップサイズの増大およびアクセスタイムの遅れを殆んど
伴なうことなく不良セルの救済が可能であり、特に小数
のビット不良の救済に好適である。
第１図は本発明の一実施例に係る大容量マスクＲＯＭを
示す構成説明図、第２図は第１図中の不良アドレス登録
・検出部の一例を示す回路図である。 １・・・アドレス人力バッファ、３・・・メモリセルア
レイ、４・・・センスアンプ、５・・・出力バッファ、
６・・・不良アドレス登録・検出部、７・・・データ通
過・反転回路。 出願人代理人 弁理士 鈴 江 武 彦第２ 図
示す構成説明図、第２図は第１図中の不良アドレス登録
・検出部の一例を示す回路図である。 １・・・アドレス人力バッファ、３・・・メモリセルア
レイ、４・・・センスアンプ、５・・・出力バッファ、
６・・・不良アドレス登録・検出部、７・・・データ通
過・反転回路。 出願人代理人 弁理士 鈴 江 武 彦第２ 図
Claims (1)
- アドレス入力バッファから入力するアドレス信号のう
ちメモリセルアレイ内の不良セルに対応する不良アドレ
スが予め登録され、この登録された不良アドレスの入力
時を検出する不良アドレス登録・検出部と、前記アドレ
ス信号により選択されるメモリセルアレイ内のメモリセ
ルからセンスアンプにより読み出されたデータが出力バ
ッファに送られる過程で、前記不良アドレス登録・検出
部による不良アドレスの検出がなされているか否かに応
じて上記読み出しデータを反転させ、またはそのまま通
過させる手段とを具備してなることを特徴とする読出し
専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056502A JPS61214299A (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056502A JPS61214299A (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214299A true JPS61214299A (ja) | 1986-09-24 |
Family
ID=13028885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056502A Pending JPS61214299A (ja) | 1985-03-20 | 1985-03-20 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241100A (ja) * | 1988-03-22 | 1989-09-26 | Sharp Corp | 半導体メモリ |
| JP2010262730A (ja) * | 2009-04-30 | 2010-11-18 | Internatl Business Mach Corp <Ibm> | 異機種混合ストレージ要素の容量を増大させる方法及びシステム |
-
1985
- 1985-03-20 JP JP60056502A patent/JPS61214299A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241100A (ja) * | 1988-03-22 | 1989-09-26 | Sharp Corp | 半導体メモリ |
| JP2010262730A (ja) * | 2009-04-30 | 2010-11-18 | Internatl Business Mach Corp <Ibm> | 異機種混合ストレージ要素の容量を増大させる方法及びシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5172339A (en) | Semiconductor memory device having error checking and correcting circuit and operating method therefor | |
| EP0234907B1 (en) | Semiconductor memory device with redundant memory cell | |
| JPH02203500A (ja) | 半導体記憶装置 | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| JPH07220495A (ja) | 半導体記憶装置 | |
| JPH0683716A (ja) | 電気的書換可能型不揮発メモリ | |
| JP2515097B2 (ja) | 半導体記憶装置 | |
| US6731550B2 (en) | Redundancy circuit and method for semiconductor memory devices | |
| US4729117A (en) | Semiconductor memory device | |
| JPS61214299A (ja) | 読出し専用メモリ | |
| JPS59162698A (ja) | ロ−ル・コ−ル方式 | |
| JPH11242899A (ja) | 半導体記憶回路 | |
| JPS60201599A (ja) | 半導体集積回路装置 | |
| JPH0554697A (ja) | 半導体メモリ | |
| JPH02270200A (ja) | 半導体メモリ装置 | |
| JPH0731918B2 (ja) | 読出し専用メモリ | |
| JPH0287397A (ja) | 半導体集積回路 | |
| JPH0357559B2 (ja) | ||
| JPS59129999A (ja) | 半導体メモリ装置 | |
| JPS6046000A (ja) | ビット訂正付きプログラマブルリ−ドオンリィメモリ | |
| JPS61123100A (ja) | 半導体記憶装置 | |
| JPH07192493A (ja) | 冗長救済用不揮発性メモリ | |
| JPS5877100A (ja) | 記憶装置 | |
| JPH04206100A (ja) | 半導体記憶装置 | |
| JP3306920B2 (ja) | 半導体記憶装置 |