JPS6046000A - ビット訂正付きプログラマブルリ−ドオンリィメモリ - Google Patents
ビット訂正付きプログラマブルリ−ドオンリィメモリInfo
- Publication number
- JPS6046000A JPS6046000A JP58153864A JP15386483A JPS6046000A JP S6046000 A JPS6046000 A JP S6046000A JP 58153864 A JP58153864 A JP 58153864A JP 15386483 A JP15386483 A JP 15386483A JP S6046000 A JPS6046000 A JP S6046000A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- parity
- prom
- program data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ＱｊｊＦｉピット訂正機能を有するブログジマグル
リードオンリイメモリ（ＦＲＯＭ）に関する。
リードオンリイメモリ（ＦＲＯＭ）に関する。
−ＦＲＯＭ、特に紫外線消去型ＨＦＲＯＭの大容量化に
伴ない、冗長回路を備えた製品が発表されＣいる。この
方式は不良ビットのあるデジットラ・イン又はメーデュ
ーダを設Ｕ［時に余分に作っていたメモリのデジットラ
イン又はメーテユータに置き換えることによシ歩留シを
向上させていｌこ。またこの方法はりエハースグロセス
完了後電気的機能ナエック時にメモリの部分的な不良は
余分のメ七りにポリシリコンヒユーズを大電流を流しで
溶断するかまたはレーザー光線による溶断などが行なわ
れている。この様な方式はウェノ・−ス状での電気的機
能チェック時に行なうがこのチェック時に一部不良メモ
リ部を冗長メモリに置き換えるため、検査時間が長くな
シ、検査機器（デスタ−）の機能も高いものが要求され
、高いテスターが必要になる。
伴ない、冗長回路を備えた製品が発表されＣいる。この
方式は不良ビットのあるデジットラ・イン又はメーデュ
ーダを設Ｕ［時に余分に作っていたメモリのデジットラ
イン又はメーテユータに置き換えることによシ歩留シを
向上させていｌこ。またこの方法はりエハースグロセス
完了後電気的機能ナエック時にメモリの部分的な不良は
余分のメ七りにポリシリコンヒユーズを大電流を流しで
溶断するかまたはレーザー光線による溶断などが行なわ
れている。この様な方式はウェノ・−ス状での電気的機
能チェック時に行なうがこのチェック時に一部不良メモ
リ部を冗長メモリに置き換えるため、検査時間が長くな
シ、検査機器（デスタ−）の機能も高いものが要求され
、高いテスターが必要になる。
本発明は以上の問題を解決するＦＲＯＭを提供するもの
である。
である。
本発明の特徴は、単結晶半導体基板上に形成されたＦ
ＲＯＭにおいて、プレグラムデータ用メモリ以外にパリ
ティチェック用のメモリを備え、プログラム時において
対応したパリティ・ビットに変換する回路を備え、読み
世し時にパリティチェックからプログラムデータを訂正
する回路を備えたＰＲＯＭＫｈる。そして、このような
ＦＲＯＭにおいて、パリティビット部をさらにパリティ
チェックするメモリを付け、パリティピット部にビット
エラーが生じた場には本体のメモリのビット訂正を行な
わないようにする仁とが好ましい。
ＲＯＭにおいて、プレグラムデータ用メモリ以外にパリ
ティチェック用のメモリを備え、プログラム時において
対応したパリティ・ビットに変換する回路を備え、読み
世し時にパリティチェックからプログラムデータを訂正
する回路を備えたＰＲＯＭＫｈる。そして、このような
ＦＲＯＭにおいて、パリティビット部をさらにパリティ
チェックするメモリを付け、パリティピット部にビット
エラーが生じた場には本体のメモリのビット訂正を行な
わないようにする仁とが好ましい。
以１、本発明の実施例に従って説明する１、第１図は本
発明実施例の図であって、アドレスバッファ１、デコー
タ゛Ｕ路２、メモリ部３、パリティ用メモリ４、読み出
し／ｌき込み回路５、読み出しビット訂正回路６、出力
バッフ７７、データ入力バッファ８、訂正符号発生回路
９、及び書込み／読み出し制御回路１０よりなっている
。
発明実施例の図であって、アドレスバッファ１、デコー
タ゛Ｕ路２、メモリ部３、パリティ用メモリ４、読み出
し／ｌき込み回路５、読み出しビット訂正回路６、出力
バッフ７７、データ入力バッファ８、訂正符号発生回路
９、及び書込み／読み出し制御回路１０よりなっている
。
書込みデータはデータ人力バッファ８を通して入力され
、訂正符号発生回路部において符号訂正用ビットを発生
し、パリティ用メモリ４に１．き込まれ、メモリ部３に
はそのまま書き込まれる。読み出し時社メモリ本体から
のデータとパリティ用メモリからの情報によシ、メ七り
本体のブ・−夕に一部誤シがあれば、読み出しビット釘
止回路６にて訂正を５斤い正しいデータを出力バッファ
７を通して出力する。
、訂正符号発生回路部において符号訂正用ビットを発生
し、パリティ用メモリ４に１．き込まれ、メモリ部３に
はそのまま書き込まれる。読み出し時社メモリ本体から
のデータとパリティ用メモリからの情報によシ、メ七り
本体のブ・−夕に一部誤シがあれば、読み出しビット釘
止回路６にて訂正を５斤い正しいデータを出力バッファ
７を通して出力する。
例兼ネご出力ビット８，１６，３２．６４ビツトに対し
。
。
てそれぞれ４．５．６．７ビツトのバリブイビーットが
必要になる。このパリティビットに１１ビツトの誤シ訂
正が可能になる。また大官カ１になると書き込み時間も
長くなるため、１ワード（覗、状８ビツト又は１６ビク
Ｉ）ごとに書き込む方式よりも、複数ワード（例えに２
ワード、４ワード゛）ごと並列に裡・キ込む方式におい
ては１６．３２．６４ビットに対する符号引止用ビット
で済み、ハリティビット用メモリの割合が少なく出来る
。
必要になる。このパリティビットに１１ビツトの誤シ訂
正が可能になる。また大官カ１になると書き込み時間も
長くなるため、１ワード（覗、状８ビツト又は１６ビク
Ｉ）ごとに書き込む方式よりも、複数ワード（例えに２
ワード、４ワード゛）ごと並列に裡・キ込む方式におい
ては１６．３２．６４ビットに対する符号引止用ビット
で済み、ハリティビット用メモリの割合が少なく出来る
。
この様な方式を採用することで訂正用メモリ部の割合を
最適なものに出来る。また以上方式では訂正用メモリ部
における誤シビットが生じた場合結果とｔ、て出力は誤
訂正を起こす。パリティ−ビット用１ビット追加するこ
とによシ、パリティ−ビット部で誤りが生じた場合、本
体のメモリ出力の訂正を行なわがいようにすることでさ
らに歩留シ、信頼性を上けＺ）ことが出来る。
最適なものに出来る。また以上方式では訂正用メモリ部
における誤シビットが生じた場合結果とｔ、て出力は誤
訂正を起こす。パリティ−ビット用１ビット追加するこ
とによシ、パリティ−ビット部で誤りが生じた場合、本
体のメモリ出力の訂正を行なわがいようにすることでさ
らに歩留シ、信頼性を上けＺ）ことが出来る。
第１図１．１本発明の一実施例のブロック図を示す。
々お図において、ん、Ａ Ｉ・・・Ａｆｌ・・・・・・
アドレス入力端子、Ｄｏ、ｌ＞＋、・・・ｌ）、、・・
・・・・デ・−タ出力／′入力端子、ＣＢ・・・・・・
チップイネーブル、Ｐｌ。、・・・・・・プロゲラムコ
−） Ｉｆｆ −Ａ／ 、１・・・・・・アドレスバッ
ファ、２・・・・・・ｆコーダ部、３・・・・・・メモ
リセル、４・・・・・・パリティ−チェック用メモリ、
５・・・・・・読出し／書き込み回路、６・・・・・・
読み出し、ピント訂正回路、７・・・用出力バッファ、
８・・・・・・入カパッファ、９・・四訂正符号発生回
路、１０・・・・・・書込み／読み…し制御回路、でお
る。 代理人 弁理士 内 原 晋
アドレス入力端子、Ｄｏ、ｌ＞＋、・・・ｌ）、、・・
・・・・デ・−タ出力／′入力端子、ＣＢ・・・・・・
チップイネーブル、Ｐｌ。、・・・・・・プロゲラムコ
−） Ｉｆｆ −Ａ／ 、１・・・・・・アドレスバッ
ファ、２・・・・・・ｆコーダ部、３・・・・・・メモ
リセル、４・・・・・・パリティ−チェック用メモリ、
５・・・・・・読出し／書き込み回路、６・・・・・・
読み出し、ピント訂正回路、７・・・用出力バッファ、
８・・・・・・入カパッファ、９・・四訂正符号発生回
路、１０・・・・・・書込み／読み…し制御回路、でお
る。 代理人 弁理士 内 原 晋
Claims (2)
- （１）単結晶半導体基板上に形成されたプログラマブル
リードオンリイメモリにおいて、プログラムデータ用メ
モリ以外にノくリテイチェック用のメモリを備え、プロ
グラム時において対応したパリティビットに変換する回
路を備え、読み出し時にパリティチェックの結果に依存
してプログラムデータを訂正する回路を備えたことを特
徴とするビット訂正付きプログラマブルリードオンリイ
メモリ。 - （２） バリディビット部をさらにノくリテイチェック
するメモリを付け、パリティビット部にビットエラーが
生じた場には本体のメモリのビット訂正を行なわない機
能を有することを特徴とする特許請求の範囲第（１）項
記載のビット訂正伺きプログラマプルリードオンリイメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153864A JPS6046000A (ja) | 1983-08-23 | 1983-08-23 | ビット訂正付きプログラマブルリ−ドオンリィメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153864A JPS6046000A (ja) | 1983-08-23 | 1983-08-23 | ビット訂正付きプログラマブルリ−ドオンリィメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6046000A true JPS6046000A (ja) | 1985-03-12 |
Family
ID=15571767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153864A Pending JPS6046000A (ja) | 1983-08-23 | 1983-08-23 | ビット訂正付きプログラマブルリ−ドオンリィメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217499A (ja) * | 1986-03-05 | 1987-09-24 | Canon Inc | カメラの制御装置 |
| JPH02152100A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5140597A (en) * | 1989-02-01 | 1992-08-18 | Fujitsu Limited | Semiconductor memory device having mask rom structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125597A (en) * | 1979-03-19 | 1980-09-27 | Nec Corp | Semiconductor memory circuit |
| JPS5622294A (en) * | 1979-07-31 | 1981-03-02 | Nippon Telegr & Teleph Corp <Ntt> | Memory circuit |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-08-23 JP JP58153864A patent/JPS6046000A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125597A (en) * | 1979-03-19 | 1980-09-27 | Nec Corp | Semiconductor memory circuit |
| JPS5622294A (en) * | 1979-07-31 | 1981-03-02 | Nippon Telegr & Teleph Corp <Ntt> | Memory circuit |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217499A (ja) * | 1986-03-05 | 1987-09-24 | Canon Inc | カメラの制御装置 |
| JPH02152100A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5140597A (en) * | 1989-02-01 | 1992-08-18 | Fujitsu Limited | Semiconductor memory device having mask rom structure |
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