JPH0357559B2 - - Google Patents
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- JPH0357559B2 JPH0357559B2 JP63210766A JP21076688A JPH0357559B2 JP H0357559 B2 JPH0357559 B2 JP H0357559B2 JP 63210766 A JP63210766 A JP 63210766A JP 21076688 A JP21076688 A JP 21076688A JP H0357559 B2 JPH0357559 B2 JP H0357559B2
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- 238000001514 detection method Methods 0.000 claims description 4
- 230000002950 deficient Effects 0.000 description 39
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
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Description
【発明の詳細な説明】
この発明は、半導体ROM（リード・オンリ
ー・メモリ）のような半導体メモリに関する。
ー・メモリ）のような半導体メモリに関する。
従来より、例えばハミング符号、巡回符号を用
いて誤まりを訂正する回路（以下、ECC回路と
称する）が公知である。
いて誤まりを訂正する回路（以下、ECC回路と
称する）が公知である。
本願発明者は、半導体ROMの欠陥ビツトの救
済のために、上記ECC回路を用いることを検討
した。しかし、上記ECC回路を設けると、誤ま
り訂正動作のために、ROMの読出しアクセス時
間が大幅に遅くなつてしまう。また、メモリアレ
イに冗長ビツト用のメモリセルを設けなければな
らないとともに、ECC回路の構成が複雑である
ため、半導体ROMのチツプサイズを大型化させ
るという欠点が生じる。
済のために、上記ECC回路を用いることを検討
した。しかし、上記ECC回路を設けると、誤ま
り訂正動作のために、ROMの読出しアクセス時
間が大幅に遅くなつてしまう。また、メモリアレ
イに冗長ビツト用のメモリセルを設けなければな
らないとともに、ECC回路の構成が複雑である
ため、半導体ROMのチツプサイズを大型化させ
るという欠点が生じる。
この発明の目的は、読出しアクセスを遅らせる
ことなく、誤まり訂正機能を付加した半導体メモ
リを提供することにある。
ことなく、誤まり訂正機能を付加した半導体メモ
リを提供することにある。
この発明の他の目的は、チツプサイズを大型化
させることなく、誤まり訂正機能を付加した半導
体メモリを提供することにある。
させることなく、誤まり訂正機能を付加した半導
体メモリを提供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。
面から明らかになるであろう。
本願発明者は、ROMにおける欠陥ビツトの救
済には、単にそのデータを反転させればよいこと
に着目して、欠陥ビツトの救済をアドレス信号に
置き換えることを考えた。
済には、単にそのデータを反転させればよいこと
に着目して、欠陥ビツトの救済をアドレス信号に
置き換えることを考えた。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図には、この発明の一実施例のブロツク図
が示されている。
が示されている。
特に制限されないが、同図において点線で囲ま
れた回路ブロツクは、公知の半導体集積回路技術
によつて、１個の半導体基板上に形成されてい
る。
れた回路ブロツクは、公知の半導体集積回路技術
によつて、１個の半導体基板上に形成されてい
る。
記号１で示されているのは、メモリアレイであ
り、特に制限されないが、公知のマスク型ROM
を構成するメモリセルがマトリツクス状に配置さ
れている。
り、特に制限されないが、公知のマスク型ROM
を構成するメモリセルがマトリツクス状に配置さ
れている。
記号２で示されているのは、アドレスバツフア
であり、外部端子Aiからのアドレス信号を受け
て、相補レベルの内部アドレス信号ai，を形成
する。
であり、外部端子Aiからのアドレス信号を受け
て、相補レベルの内部アドレス信号ai，を形成
する。
記号３で示されているのは、Ｘデコーダであ
り、アドレスバツフアからのＸアドレス信号を受
けて１つのワード線選択信号を形成する。
り、アドレスバツフアからのＸアドレス信号を受
けて１つのワード線選択信号を形成する。
記号４で示されているのは、Ｙデコーダであ
り、アドレスバツフアからのＹアドレス信号を受
けて１つのデータ線選択信号を形成する。
り、アドレスバツフアからのＹアドレス信号を受
けて１つのデータ線選択信号を形成する。
記号５で示されているのは、センスアンプであ
り、上記Ｘ，Ｙデコーダ３，４で選択された１つ
のメモリセルからの読出し信号を受けて、そのレ
ベル判定を行なうものである。
り、上記Ｘ，Ｙデコーダ３，４で選択された１つ
のメモリセルからの読出し信号を受けて、そのレ
ベル判定を行なうものである。
記号６で示されているのは、出力バツフアであ
り、外部への読出データDOUTを形成する。
り、外部への読出データDOUTを形成する。
また、記号７で示されているのは、クロツク発
生回路であり、外部からのチツプ選択信号を
受けて、必要なクロツクパルスを形成する。
生回路であり、外部からのチツプ選択信号を
受けて、必要なクロツクパルスを形成する。
以上構成のROMは、当業者においては周知で
あるので、具体的構成の説明を省略する。
あるので、具体的構成の説明を省略する。
上記ROMにおいて、その欠陥ビツト救済のた
め、言い換えれば、欠陥メモルセルからの誤まり
データの訂正のために、次の各回路が設けられる
ものである。
め、言い換えれば、欠陥メモルセルからの誤まり
データの訂正のために、次の各回路が設けられる
ものである。
記号８で示されているのは、欠陥（不良）メモ
リセルのアドレス情報が書込まれ、これを保持す
る不良アドレス記憶回路である。この不良アドレ
ス情報の書込みは、特に制限されないが、後述す
るようにフユーズ手段を用いて、その溶断の有無
によつて行なわれる。端子φPは、その書込に用
いられる制御端子である。
リセルのアドレス情報が書込まれ、これを保持す
る不良アドレス記憶回路である。この不良アドレ
ス情報の書込みは、特に制限されないが、後述す
るようにフユーズ手段を用いて、その溶断の有無
によつて行なわれる。端子φPは、その書込に用
いられる制御端子である。
記号９で示されているのは、上記不良アドレス
記憶回路８からの不良アドレス情報と、アドレス
バツフア２からの読出しアドレス情報とを受けて
両者の比較一致を検出する比較回路である。
記憶回路８からの不良アドレス情報と、アドレス
バツフア２からの読出しアドレス情報とを受けて
両者の比較一致を検出する比較回路である。
そして、上記センスアンプ５と出力バツフア６
の間に、誤まり訂正回路として記号１０で示され
ている排他的論理和回路が設けられる。
の間に、誤まり訂正回路として記号１０で示され
ている排他的論理和回路が設けられる。
この排他的論理和回路１０の一方の入力には、
センスアンプ５からの読出し信号が印加され、他
方の入力には、上記比較回路９の出力信号が誤ま
り訂正信号ECとして印加されている。そして、
この排他的論理和回路１０の出力信号が出力バツ
フア６の入力に伝えられ、読出し信号として外部
端子から読出しデータとして出力される。
センスアンプ５からの読出し信号が印加され、他
方の入力には、上記比較回路９の出力信号が誤ま
り訂正信号ECとして印加されている。そして、
この排他的論理和回路１０の出力信号が出力バツ
フア６の入力に伝えられ、読出し信号として外部
端子から読出しデータとして出力される。
上記排他的論理和回路１０は、二つの入力が不
一致のとき、その出力が“１”となり、反対に二
つの入力が一致するとき、その出力が“０”とな
る。このため、誤まり訂正を行なうときには、言
い換えれば、欠陥メモリセルからの読出しのとき
には、上記比較回路９の一致検出出力ECが“１”
になるようにすればよい。すなわち、上記排他的
論理和回路１０は、上記信号ECが“１”のとき
に、センスアンプ５の出力（読出出力）が“０”
ならば、その出力を“１”に反転させて出力し、
センスアンプ５の読出出力が“１”ならば、その
出力を“０”に反転させて出力する。つまり、誤
まり訂正を行なうことができる。
一致のとき、その出力が“１”となり、反対に二
つの入力が一致するとき、その出力が“０”とな
る。このため、誤まり訂正を行なうときには、言
い換えれば、欠陥メモリセルからの読出しのとき
には、上記比較回路９の一致検出出力ECが“１”
になるようにすればよい。すなわち、上記排他的
論理和回路１０は、上記信号ECが“１”のとき
に、センスアンプ５の出力（読出出力）が“０”
ならば、その出力を“１”に反転させて出力し、
センスアンプ５の読出出力が“１”ならば、その
出力を“０”に反転させて出力する。つまり、誤
まり訂正を行なうことができる。
一方、上記信号ECが“０”のときには、セン
スアンプ５の出力（読出出力）が“０”ならば、
上記排他的論理和回路の出力は“０”となり、セ
ンスアンプ５の読出出力が“１”ならば、上記排
他的論理和回路の出力は“１”となる。すなわ
ち、上記信号ECが“０”の場合、上記排他的論
理和回路は、センスアンプ５からの読出出力をそ
のまま出力バツフア６に伝える。
スアンプ５の出力（読出出力）が“０”ならば、
上記排他的論理和回路の出力は“０”となり、セ
ンスアンプ５の読出出力が“１”ならば、上記排
他的論理和回路の出力は“１”となる。すなわ
ち、上記信号ECが“０”の場合、上記排他的論
理和回路は、センスアンプ５からの読出出力をそ
のまま出力バツフア６に伝える。
第２図には、上記不良アドレス記憶回路８及び
比較回路９の具体的一実施例回路が示されてい
る。
比較回路９の具体的一実施例回路が示されてい
る。
特に制限されないが、この実施例ではｎチヤン
ネルMOSFET（絶縁ゲート型電界効果トランジ
スタ）によつて構成されている。そして、これら
MOSFETのうち、負荷MOSFETQ3，Q11がデイ
プレツシヨン型であり、他のMOSFETは、エン
ハンスメント型である。
ネルMOSFET（絶縁ゲート型電界効果トランジ
スタ）によつて構成されている。そして、これら
MOSFETのうち、負荷MOSFETQ3，Q11がデイ
プレツシヨン型であり、他のMOSFETは、エン
ハンスメント型である。
フユーズF1は、その溶断の有無によつて不良
メモリセルのアドレス情報が書込まれるものであ
る。すなわち、電源電圧VDDと回路の接地電位と
の間にフユーズF1と、MOSFETQ2が直列に設け
られている。このMOSFETQ2のオン／オフによ
つて、上記フユーズF1の溶断の有／無が行なわ
れる。このMOSFETQ2のオン／オフを選択的に
制御するために、書込み用のアドレス信号0を
受けるMOSFETQ1と、そのドレインに内部端子
φP1が設けられており、このMOSFETQ1のドレ
イン出力が上記MOSFETQ2のゲートに印加され
ている。なお、上記MOSFETQ2には高抵抗R1が
並列に設けられている。この抵抗R1は、特に制
限されないが、ポリシリコン高抵抗によつて構成
されている。そして、上記MOSFETQ2のドレイ
ン出力は、一方においてMOSFETQ3，Q4で構成
されたインバータに伝えられる。このインバータ
の出力は、伝送ゲートMOSFETQ5のゲートに伝
えられる。また、上記MOSFETQ2のドレイン出
力は、他方において伝送ゲートMOSFETQ6のゲ
ートに伝えられている。上記MOSFETQ5，Q6
は、直列に接続されており、MOSFETQ5，Q6を
通して、アドレス比較のためのアドレス信号0，
a0がそれぞれ入力される。
メモリセルのアドレス情報が書込まれるものであ
る。すなわち、電源電圧VDDと回路の接地電位と
の間にフユーズF1と、MOSFETQ2が直列に設け
られている。このMOSFETQ2のオン／オフによ
つて、上記フユーズF1の溶断の有／無が行なわ
れる。このMOSFETQ2のオン／オフを選択的に
制御するために、書込み用のアドレス信号0を
受けるMOSFETQ1と、そのドレインに内部端子
φP1が設けられており、このMOSFETQ1のドレ
イン出力が上記MOSFETQ2のゲートに印加され
ている。なお、上記MOSFETQ2には高抵抗R1が
並列に設けられている。この抵抗R1は、特に制
限されないが、ポリシリコン高抵抗によつて構成
されている。そして、上記MOSFETQ2のドレイ
ン出力は、一方においてMOSFETQ3，Q4で構成
されたインバータに伝えられる。このインバータ
の出力は、伝送ゲートMOSFETQ5のゲートに伝
えられる。また、上記MOSFETQ2のドレイン出
力は、他方において伝送ゲートMOSFETQ6のゲ
ートに伝えられている。上記MOSFETQ5，Q6
は、直列に接続されており、MOSFETQ5，Q6を
通して、アドレス比較のためのアドレス信号0，
a0がそれぞれ入力される。
特に制限されないが、所望の１ビツトのメモリ
セルを選ぶのに必要なアドレス情報がa0からaoま
でのｎ＋１ビツトで構成される場合、他のアドレ
ス情報a1ないしaoに対しても、上記同様な回路が
設けられるものである。
セルを選ぶのに必要なアドレス情報がa0からaoま
でのｎ＋１ビツトで構成される場合、他のアドレ
ス情報a1ないしaoに対しても、上記同様な回路が
設けられるものである。
また、フユーズF2は、上記誤まり証正機能を
付加するか否かを書込むためのものである。すな
わち、上記アドレス書込、比較回路では、アドレ
ス情報a0〜aoが“０”のときに、そのメモリセル
に欠陥がなくても、誤まり訂正信号ECが形成さ
れてしまうので、それを禁止するためのものであ
る。すなわち、ヒユーズF2とこれに直列接続さ
れたMOSFETQ12のゲートに上記書込用の内部
端子φP1を接続している。なお、上記
MOSFETQ12には、上記同様な高抵抗R2が並列
に設けられている。
付加するか否かを書込むためのものである。すな
わち、上記アドレス書込、比較回路では、アドレ
ス情報a0〜aoが“０”のときに、そのメモリセル
に欠陥がなくても、誤まり訂正信号ECが形成さ
れてしまうので、それを禁止するためのものであ
る。すなわち、ヒユーズF2とこれに直列接続さ
れたMOSFETQ12のゲートに上記書込用の内部
端子φP1を接続している。なお、上記
MOSFETQ12には、上記同様な高抵抗R2が並列
に設けられている。
上記アドレス情報の各ビツト比較出力と、上記
MOSFETQ12のドレイン出力とは、正論理でノ
アゲート（NOR）を構成するMOSFETQ7ない
しQ10のゲートに伝えられ、このノアゲートの出
力から上記誤まり訂正信号ECを得るものである。
MOSFETQ12のドレイン出力とは、正論理でノ
アゲート（NOR）を構成するMOSFETQ7ない
しQ10のゲートに伝えられ、このノアゲートの出
力から上記誤まり訂正信号ECを得るものである。
上記構成の回路が１組とされ、１つの欠陥メモ
リセルの救済が行なわれる。したがつて、ｍ個の
メモリセルの欠陥を救済するためには、上記同様
な回路がｍ個用意されるものである。そして、こ
れらのｍ個の上記同様な誤まり訂正信号は、オア
回路（図示せず）を通して、上記排他的論理和回
路１０に伝えられる。
リセルの救済が行なわれる。したがつて、ｍ個の
メモリセルの欠陥を救済するためには、上記同様
な回路がｍ個用意されるものである。そして、こ
れらのｍ個の上記同様な誤まり訂正信号は、オア
回路（図示せず）を通して、上記排他的論理和回
路１０に伝えられる。
不良メモリセルのアドレス書込みは、次のよう
に行なわれる。特に制限されないが、まず、上記
メモリアレイ１の全ビツトの読出しチエツクが行
なわれ、書き込んだデータと読み出したデータと
が一致しないメモリのアドレスが検出される。そ
して、この不良メモリセルのアドレス情報は、外
部アドレス端子Aiから入力される。この実施例
では、上記アドレス情報に従つてアドレスバツフ
ア２で形成された反転アドレス信号0〜oが、上
記不良アドレス記憶回路８への入力データ（書込
アドレス）として用いられる。すなわち、上記反
転アドレス信号0〜oが、上記MOSFETQ1等の
ゲートに伝えられる。そして、内部端子φP1をハ
イレベルにすると、上記書込アドレス0が“１”
（ハイレベル）ならば、MOSFETQ1がオンして、
MOSFETQ2をオフさせるので、フユーズF1には
溶断電流が流れないので、フユーズF1が溶断さ
れない。一方、上記書込アドレス0が“０”（ロ
ウレベル）ならば、MOSFETQ1がオフして、
MOSFETQ2がオンするので、フユーズF1に溶断
電流が流れて、その溶断を行なう。
に行なわれる。特に制限されないが、まず、上記
メモリアレイ１の全ビツトの読出しチエツクが行
なわれ、書き込んだデータと読み出したデータと
が一致しないメモリのアドレスが検出される。そ
して、この不良メモリセルのアドレス情報は、外
部アドレス端子Aiから入力される。この実施例
では、上記アドレス情報に従つてアドレスバツフ
ア２で形成された反転アドレス信号0〜oが、上
記不良アドレス記憶回路８への入力データ（書込
アドレス）として用いられる。すなわち、上記反
転アドレス信号0〜oが、上記MOSFETQ1等の
ゲートに伝えられる。そして、内部端子φP1をハ
イレベルにすると、上記書込アドレス0が“１”
（ハイレベル）ならば、MOSFETQ1がオンして、
MOSFETQ2をオフさせるので、フユーズF1には
溶断電流が流れないので、フユーズF1が溶断さ
れない。一方、上記書込アドレス0が“０”（ロ
ウレベル）ならば、MOSFETQ1がオフして、
MOSFETQ2がオンするので、フユーズF1に溶断
電流が流れて、その溶断を行なう。
他のアドレスａ1〜oについても同様である。
また、上記内部端子φP1のハイレベルにより、
MOSFETQ12がオンして、フユーズF2の溶断が
自動的に行われる。
MOSFETQ12がオンして、フユーズF2の溶断が
自動的に行われる。
このようにして、不良メモリセルを選ぶアドレ
ス（不良アドレス）が書き込まれる。
ス（不良アドレス）が書き込まれる。
上記不良アドレスが書込まれないものについて
は、フユーズF2の溶断が行なわれないので、ア
ドレスa0〜aoがすべて“０”のときでも、
MOSFETQ10がオンしているので、誤まり訂正
信号ECを“１”にすることはない。
は、フユーズF2の溶断が行なわれないので、ア
ドレスa0〜aoがすべて“０”のときでも、
MOSFETQ10がオンしているので、誤まり訂正
信号ECを“１”にすることはない。
上記書込以外のとき、例えば、ROMの読み出
し動作のとき、端子φP1はフローテイング状態と
される。したがつて、例えば、ROMの読み出し
動作のとき、フユーズF1，F2が溶断されている
と、高抵抗R1，R2によりMOSFETQ2，Q12のド
レイン出力はロウレベルとなる。
し動作のとき、端子φP1はフローテイング状態と
される。したがつて、例えば、ROMの読み出し
動作のとき、フユーズF1，F2が溶断されている
と、高抵抗R1，R2によりMOSFETQ2，Q12のド
レイン出力はロウレベルとなる。
今、フユーズF1が溶断されていない場合（第
２図に示されている不良アドレス記憶回路に、そ
の内容が“０”のアドレスa0の書き込みが行なわ
れているとき）にはMOSFETQ6がオンし、
MOSFETQ5がオンしている。したがつて、読出
しアドレスa0が“１”のときには、この“１”が
MOSFETQ6を通してMOSFETQ7のゲートに伝
えられてMOSFETQ7をオンさせるので、不良ア
ドレス記憶回路に記憶されたアドレスa0と読出し
アドレスa0とは、不一致になる。一方、読出しア
ドレスa0が“０”のときには、この“０”が
MOSFETQ6を通してMOSFETQ7のゲートに伝
えられ、MOSFETQ7をオフさせるので、不良ア
ドレス記憶回路に書き込まれたアドレスa0と読み
出しアドレスa0とが一致することになる。
２図に示されている不良アドレス記憶回路に、そ
の内容が“０”のアドレスa0の書き込みが行なわ
れているとき）にはMOSFETQ6がオンし、
MOSFETQ5がオンしている。したがつて、読出
しアドレスa0が“１”のときには、この“１”が
MOSFETQ6を通してMOSFETQ7のゲートに伝
えられてMOSFETQ7をオンさせるので、不良ア
ドレス記憶回路に記憶されたアドレスa0と読出し
アドレスa0とは、不一致になる。一方、読出しア
ドレスa0が“０”のときには、この“０”が
MOSFETQ6を通してMOSFETQ7のゲートに伝
えられ、MOSFETQ7をオフさせるので、不良ア
ドレス記憶回路に書き込まれたアドレスa0と読み
出しアドレスa0とが一致することになる。
また、フユーズF1が溶断されている場合（第
２図に示されている不良アドレス記憶回路に、そ
の内部が“１”のアドレスa0の書き込みが行なわ
れているとき）にはMOSFETQ5がオンし、
MOSFETQ6がオフしている。したがつて、読出
しアドレスａ0が“１”のとき（a0が“０”）に
は、上記同様に不一致となり、読出しアドレス0
が“０”のとき（a0が“１”）には、上記同様に
一致となる。
２図に示されている不良アドレス記憶回路に、そ
の内部が“１”のアドレスa0の書き込みが行なわ
れているとき）にはMOSFETQ5がオンし、
MOSFETQ6がオフしている。したがつて、読出
しアドレスａ0が“１”のとき（a0が“０”）に
は、上記同様に不一致となり、読出しアドレス0
が“０”のとき（a0が“１”）には、上記同様に
一致となる。
他のビツトa1〜aoについても、上記同様にすべ
て一致状態であり、MOSFETQ7ないしQ9がオフ
（Q10はフユーズF2の溶断により常にオフしてい
る）のときに、不良メモリセルの読出しであるこ
とが識別され、上記比較回路は、上記誤まり訂正
信号ECを“１”にする。排他的論理和回路１０
は、この“１”の信号ECと、不良メモリセルか
らの情報を受けて、その情報の誤まり訂正を行な
う。
て一致状態であり、MOSFETQ7ないしQ9がオフ
（Q10はフユーズF2の溶断により常にオフしてい
る）のときに、不良メモリセルの読出しであるこ
とが識別され、上記比較回路は、上記誤まり訂正
信号ECを“１”にする。排他的論理和回路１０
は、この“１”の信号ECと、不良メモリセルか
らの情報を受けて、その情報の誤まり訂正を行な
う。
上記不良メモリセルの読出し判定は、メモリア
レイの選択動作と並行に行なわれ、その読出し出
力がセンスアンプ５から出力されるときには、誤
まり訂正信号ECが形成されている。したがつて、
この実施例の誤まり訂正方式では、読出しアクセ
スの時間遅れは排他的論理和回路１段分のみとな
つて、その遅延時間は極めて小さいので、誤まり
訂正機能を付加しても読出しアクセスの高速化を
図ることができる。
レイの選択動作と並行に行なわれ、その読出し出
力がセンスアンプ５から出力されるときには、誤
まり訂正信号ECが形成されている。したがつて、
この実施例の誤まり訂正方式では、読出しアクセ
スの時間遅れは排他的論理和回路１段分のみとな
つて、その遅延時間は極めて小さいので、誤まり
訂正機能を付加しても読出しアクセスの高速化を
図ることができる。
また、誤まり訂正のために、ECC回路を用い
た場合、多くの冗長ビツトが必要とされるが、こ
の発明に従えば、冗長ビツトが不用であるので、
メモリアレイの占有面積を増大させることはな
い。
た場合、多くの冗長ビツトが必要とされるが、こ
の発明に従えば、冗長ビツトが不用であるので、
メモリアレイの占有面積を増大させることはな
い。
そして、上記不良アドレスを検出する回路は、
ECC回路に比べて簡単な構成であるので、誤ま
り訂正機能を付加してもROMのチツプサイズを
小さくできる。
ECC回路に比べて簡単な構成であるので、誤ま
り訂正機能を付加してもROMのチツプサイズを
小さくできる。
なお、上記不良メモリセルの検出及び不良メモ
リセルのアドレス書込は、半導体ウエハ上に
ROMが完成された時点で行なわれ、書込みのた
めの端子φP1等は内内部端子として形成しておく
だけでよいので、ROMが完成された時点では外
部端子が増加することはない。
リセルのアドレス書込は、半導体ウエハ上に
ROMが完成された時点で行なわれ、書込みのた
めの端子φP1等は内内部端子として形成しておく
だけでよいので、ROMが完成された時点では外
部端子が増加することはない。
この発明は、前記実施例に限定されない。
ヒユーズ手段は、金属線を用いるもの、又は
MOSFETを破壊させるもの等何んであつてもよ
い。また、PROM，EPROMにおいては、上記
フユーズ手段をメモリセルと同様なMOSFETと
して、不良アドレスを書込むようにするものであ
つてもよい。さらに、メモリアレイはマスク
ROMとして、不良アドレスをPROM又は
EPROMを利用して書込むようにするものとして
もよい。
MOSFETを破壊させるもの等何んであつてもよ
い。また、PROM，EPROMにおいては、上記
フユーズ手段をメモリセルと同様なMOSFETと
して、不良アドレスを書込むようにするものであ
つてもよい。さらに、メモリアレイはマスク
ROMとして、不良アドレスをPROM又は
EPROMを利用して書込むようにするものとして
もよい。
さらに、１つのアドレスでｎ個のメモリセルを
指定してｎビツトの読出しデータを得るものにお
いては、上記不良アドレスの指定とともに、その
不良ビツト桁数も書込むようにして、この不良ビ
ツト桁数信号により、ｎ個の排他的論理和を選択
的に動作させて、特定の不良データのみを訂正さ
せるようにすればよい。
指定してｎビツトの読出しデータを得るものにお
いては、上記不良アドレスの指定とともに、その
不良ビツト桁数も書込むようにして、この不良ビ
ツト桁数信号により、ｎ個の排他的論理和を選択
的に動作させて、特定の不良データのみを訂正さ
せるようにすればよい。
第１図は、この発明の一実施例を示すブロツク
図、第２図は、その要部一実施例を示す回路図で
ある。 １……メモリアレイ、２……アドレスバツフ
ア、３……Ｘデコーダ、４……Ｙデコーダ、５…
…センスアンプ、６……出力バツフア、７……ク
ロツク発生回路、８……不良アドレス記憶回路、
９……比較回路、１０……誤まり訂正回路。
図、第２図は、その要部一実施例を示す回路図で
ある。 １……メモリアレイ、２……アドレスバツフ
ア、３……Ｘデコーダ、４……Ｙデコーダ、５…
…センスアンプ、６……出力バツフア、７……ク
ロツク発生回路、８……不良アドレス記憶回路、
９……比較回路、１０……誤まり訂正回路。
Claims (1)
- １ １つの入力アドレスによつて複数のメモリセ
ルから複数ビツトの読み出しデータを得るように
してなる半導体メモリであつて、期待すべき読み
出し信号を形成しないメモリセルが属する第１ア
ドレス情報と、複数ビツトの位置を示す第２アド
レス情報とを記憶する記憶手段と、入力アドレス
と上記第１アドレス情報とを比較する検出回路と
を備え、上記検出回路によつて入力アドレスと上
記第１アドレス情報との一致が検出されたとき上
記第２アドレス情報によつて指示されるビツト位
置の読み出し信号を反転せしめるようにしてなる
ことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210766A JPH01165100A (ja) | 1988-08-26 | 1988-08-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210766A JPH01165100A (ja) | 1988-08-26 | 1988-08-26 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113916A Division JPS595497A (ja) | 1982-07-02 | 1982-07-02 | 半導体ｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01165100A JPH01165100A (ja) | 1989-06-29 |
| JPH0357559B2 true JPH0357559B2 (ja) | 1991-09-02 |
Family
ID=16594778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63210766A Granted JPH01165100A (ja) | 1988-08-26 | 1988-08-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165100A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0935495A (ja) * | 1995-07-14 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US9552244B2 (en) * | 2014-01-08 | 2017-01-24 | Qualcomm Incorporated | Real time correction of bit failure in resistive memory |
-
1988
- 1988-08-26 JP JP63210766A patent/JPH01165100A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01165100A (ja) | 1989-06-29 |
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