JPH01165100A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体ＲＯＭ　（リード・オンリー・メモ
リ）のような半導体メモリに関する。

従来より、例えばハミング符号、巡回符号を用いて誤ま
りを訂正する回路（以下、ＦＣＣ回路と称する）が公知
である。

本願発明者は、半導体ＲＯＭの欠陥ビットの救済のため
に、上記ＦＣＣ回路を用いることを検討した。しかし、
上記ＦＣＣ回路を設けると、誤まり訂正動作のために、
ＲＯＭの読出しアクセス時間が大幅に遅くなってしまう
、また、メモリアレイに冗長ビット用のメモリセルを設
けなければならないとともに、ＦＣＣ回路の構成が複雑
であるため、半導体ＲＯＭのチップサイズを大型化させ
るという欠点が生じる。

この発明の目的は、読出しアクセスを遅らせることなく
、誤まり訂正機能を付加した半導体メモリを提供するこ
とにある。

この発明の他の目的は、チップサイズを大型化させるこ
となく、誤まり訂正機能を付加した半導体メモリを提供
することにるる。

この発明の更に他の目的は、以下の説明及び０面から明
らかになるであろう。

本願発明者は、ＲＯＭにおける欠陥ビットの救済には翫
単にそのデータを反転させｎばよいことに着目して、欠
陥ビットの救済をアドレス信号に置き換えることを考え
た。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例のブロック図が示さｎ
ている。

特に制限プルないが、同図において点線で囲まｎ７を回
路ブロックは、公知の半導体集積回路技術によって、１
個の半導体基板上に形成されている。

記号１で示されているのは、メモリアレイであり、特に
制限ざｎないが、公知のマスク型ＲＯＭｔ−ａ成するメ
モリセルがマトリックス状に配置さｎている。

記号２で示さｎているのは、アドレスバッファでめシ、
外部端子Ａ１からのアドレス信号？受けて、相補レベル
の内部アドレス信号ａ　Ｌ　ｒ　ａｉｄ形成する。

記号３で示されているのは、Ｘデコーダで６９、アドレ
スバッファからのＸアドレス信号を受けて１つのワード
線選択信号を形成する。

記号４で示さｎているのは、Ｘデコーダで６リアドレス
バツフアからのＸアドレス信号を受けて１つのデータ線
選択信号を形成する。

記号５で示されてｈるのは、センスアンプであり、上記
Ｘ、Ｙデコーダ３．４で選択された１つのメモリセルか
らの読出し信号を受けて、そのレベル判定を行なうもの
でるる。

記号６で示さｎて論るのは、出力バッファであり、外部
への読出データＤ。、Ｔを形成する。

また、記号７で示されているのは、クロック発生回路で
６シ、外部からのチップ選択信号「丁ヲ受けて、必要な
りロックパルスを形成スル。

以上構成のＲＯＭは、当業者においては周知であるので
、具体的構成の説明を省略する。

上記ＲＯＭにおいて、その欠陥ビット救済のため、言い
換えれば、欠陥メそリセルからの誤まシデータの訂正の
ために、次の各回路が設けらｎるものである。

記号８で示さｎているのは、欠陥（不良）メモリセルの
アドレス情報が書込まれ、これを保持する不良アドレス
記憶回路である。この不良アドレス情報の書込−みは、
特に制限ｉｎないが、後述するようにフェーズ手段を用
いて、その溶断の有無によって行なわれる。端子φＦは
、その書込に用いら几る制御端子である。

記号９で示されているのは、上記不良アドレス記憶回路
８からの不良アドレス情報と、アドレスバッファ２かも
の読出しアドレス情報とを受けて両者の比較一致を検出
する比較回路である。

そして、上記センスアンプ５と出力バッファ６の間に、
誤まり訂正回路として記号１ｏで示きれてｈる排他的論
理和回路が設けられる。

この排他的論理和回路１ｏの一方の入力には、センスア
ンプ５からの読出し信号が印加され、他方の入力には、
上記比較回路９の出方信号が誤まり訂正信号ＺＣとして
印加さｆしている。そして、この排他的論理和回路１０
の出力信号が出力バッファ６０入力に伝えられ、読出し
信号として外部端子から読出しデータとして出力される
。

上記排他的論理和回路１０は、二つの入力が不一致のと
き、その出力が′１′となり、反対に二つの入力が一致
するとき、その出力が１０′となる。

このため、誤１９訂正を行なうときには、言い換えｎば
、欠陥メモリセルからの読出しのときにｔ工、上記比較
回路９の一致検出出力ＩＣ！７）ｌ’ｌ’になるように
すれば工い。すなわち、上記排他的論理和回路１０は、
上記信号ＥＣがゝ″Ｉ′のときに、センスアンプ５の出
力（読出出力）が“０′ならば、その出力を’＋１　ｔ
　ｇに反転させて出力し、センスアンプ５の読出出力が
１１＃ならば、その出力をゝゝｏｌに反転ざぜて出力す
る。つ１＃）、誤１り訂正を行なうことができる。

一方、上記信号ｇＣが１０”のときには、センスアンプ
５の出力（続出出力）が“ｏＩならば、上記排他的論７
！！！利回路の出力は１ＯＮとなり、センスアンプ５の
続出出力が１１Ｎならば、上記排他的論理和回路の出力
は′１′となる。丁なわぢ、上記信号１０が１０１の場
合、上記排他的論理和回路は、センスアンゾ５からの読
出出力をその１１出力バツフア６に伝える。

第２因には、上記不良アドレス記憶回路８及び比較回路
９の具体的一実施例回路が示てれている。

特に制限されな込力ｒ１　この実施例ではｎチャンネル
ＭＯ８ＦＥＴ（絶縁ゲート型電界効果トランジスタ）に
１って構成ブｎている。そして、これらＭＯＳＦＥＴの
うち、負荷ＭＯＢＦＨＴＱコ　。

９口がデイプレッション型でロク、他のＭＯ８Ｆ乙Ｔは
、エンハンスメント型で６る。

フユーズ２１は、その溶断の有無によって不良メモリセ
ルのアドレス情報が書込１れるものでるる。丁なわち、
電源を圧ｖＤＤと回路の接地を位との間にフ二−ズＦ息
と、ＭＯ８ＦＩＣＴＩ；Ｌ２が直列に設けられている。

このＭＯ８ＰＫＴＱｘのオン／オフに工って、上記フェ
ーズＦＬの溶断の有／無が行なわれる。このＭＯ８ＦＩ
ＴＩ；ｌｘのオン／オフを選択的に制御するために、書
込み用のアドレス信号ａｏｋ受けるＩＪＯ８ＦＩ！１Ｔ
Ｑｔ　と、そのドレインにＭｓ端子φ１．が設けられて
おシ、このｕＱｓ？ＫＴＱ、のドレイン出力が上記ｕｏ
ｊｐＥＴＱ、のゲートに印加ざ几ている。なお、上記Ｍ
０８ＦＫＴＱ、には高抵抗Ｒ，が並列に設けられている
。この抵抗Ｒ，は、特に制限されないが、ポリシリコン
高抵抗によって構成てれている。そして、上記ＭＯ８Ｆ
ｍＴＣ４，のドレイン出カニ、一方においてＭＯ８ＦＢ
ＴＣｔｓ　　、Ｑ４　で構成ざｎたインバータに云えら
几る。このインバータの出力は、５Ａ送ゲ一トＭＯ８Ｆ
ＫＴＱｓ　のゲートに伝えらｎる。１ｋ、上記ＭＯ８Ｆ
ＢＴＱ２のドレイン出力は、他方において伝送ゲー）Ｍ
Ｏ８ＦＥＴＱ６のゲートに伝えられている。上記ＭＯ８
ＦＢ２ＴＱｓ＝Ｑａは、直列に接続されておシ、ＭＯ３
ＦＥＴＱｓ＝Ｑｓ？Ｉ”通して、アドレス比較のｋめの
アドレス信号ａ（１，ａ６がそれぞれ入力される。

特に制限でルないが、所望の１ビツトのメモリセルを選
ぶのに必要なアドレス情報がａ（１からａｌまでのｎ＋
ｔビットで構成さｎる場合、他のアドレス情報ａｌなｈ
　Ｌ　＆　、に対しても、上記同様な回路が設けらｎる
ものでるる。

また、フェーズ７．は、上記誤まシ訂正機能を付加する
か否かｔ−書込むためのものである。すなわち、上記ア
ドレス書込、比較回路では、アドレス情報ａ６−”ｎが
％　ｏ　ｚのときに、そのメモリセルに欠陥がなくても
、額まシ訂正信号ｇｃが形成されてしまうので、それを
禁止下るためのものである。すなわち、ヒユーズＩＰ！
とこｎに直列接続さｎたＭ　０８　Ｐ　Ｉｎ　Ｔ　Ｑｌ
ｚのゲートに上記書込用の内部端子φＰＩｔ−接続して
いる。なお、上記ＭＯ８ＦＫＴＱ＋ｚにα、上記同様な
高抵抗Ｒ２が並列に設けらｎている。

上記アドレス情報の各ピット比較出力と、上記Ｍ０８Ｐ
ＩＴＱ＋ｚのドレイン出力とは、正論理でノアゲート（
ＮＯＲ）を構成するＭＯ８ＦＩＣＴｑ７ないしＱ＋ｏの
ゲートに伝えらｎｌこのノアゲートの出力から上記誤ま
り訂正信号ＥＣを得るものでるる。

上記構成の回路が１組とさｎ、ｔつの欠陥メモリセルの
救済が行なわれる。し九がって、ｍ個のメモリセルの欠
陥を救済するためには、上記同様な回路がｍ個用意され
るものである。そして、これらのｍ個の上記同様な誤ま
り訂正信号は、オア回路（図示せず）を通して、上記排
他的論理和回路１０に伝えらｎる。

不良メモリセルのアドレス書込みは、次のように行なわ
ｎる。特に制限されないが、まず、上記メモリアレイ１
の全ピットの読出しチエツクが行なわｎ、書き込んだデ
ータと読み出したデータとｎＥ−ｉＬ＆いメモリセルの
アドレスか検出さする。

そして、この不良メモリセルのアドレス゛ｔｎＮｔｔｘ
、外部アドレス端子Ａ１から入力さｎる。この実施例で
は、上記アドレス情報に従ってアドレスバッファ２で形
成さｎｆｃ反転反転アドレス信号−６〜″ｖｎＩＫ記不
良アドレス記１１回路８への人力データ（書込アドレス
）として用いられる。丁なわち、上記反転アト“レス信
号ａ０〜ｉｎが、上；ごＭ　ＯＳ　Ｆ　Ｅ　ＴＱ＋等の
ゲートに伝えらｎる。そして、内部端子φｐａｔハイレ
ベルにするｔと、上記書込アドレスｉが６１′（ハイレ
ベル）ならば、ＭＯ８ＦＩ！：ＴＱｌがオンして、ＭＯ
８ＦＩＣＴＱ、をオフさせるので、フェーズＦ、には溶
断電流が流れないので、フユーズＰ、が溶断さｎない。

一方、上記書込アドレスてが１０１（ロウレベル）゛な
らば、ＭＯ８ＦＦＴ’Ｑ、がオフして、ＭＯ８ＦＥＴｑ
冨がオンするので、フユーズＰ、に溶断電流か流ｎて、
その溶Ｍを行なう。

他のアドレスａｌ　〜ｒπについても同様でるる。

また、上記内部端子φＰＩのハイレベルにエリ、Ｍ　Ｏ
Ｓ　Ｆ　Ｂ　Ｔ　Ｑ、ｆｒｔオンして、フユーズＦ２の
溶断が自動的に行なわれる。

このようにして、不良メモリセルを選ぶアドレス（不良
アドレス）か書き込まれる。

上記不良アドレスが魯込まｉＬないものについてに、フ
ユーズＰ２の溶断が行なわ几ないので、アドレス勧〜＆
（１がすべて５０′のときでも、ＭＯ８ＦＦ！ＴＱ、・
がオンしているので、誤まり訂正信号Ｋ　Ｏｔ、　％　
ｔ　Ｉにすることはない。

上記書込以外のとき、例えば、ＲＯＭの読み出し動作の
とき、端子φＰＩはフローティング状態とされる。した
がって、例えば、ＲＯＭの読み出し動作のとき、フユー
ズＦ、、Ｆ！が溶断さｎていると、高抵抗Ｒ，，Ｒ叩に
よりＭＯ８ＦＩＴＱ、。

ＱＩ！のドレイン出力はロウレベルとなる。

今、フユーズＦ、が溶断さｎていない場合（第２図に示
されている不良アドレス記憶回路に、その内容が１０′
のアドレスａ（１０＊ｔ！！込みか行なわれているとキ
）にＨＭＯ８ＦＩＴ（Ｌｍがオンし、ＭＯ８ＦＢＴＱ、
がオフしている。したがって、読出しアドレスａ（１が
１１′のときにに、この１１１がＭＯ８ＦＥＴＱｉを通
してＭＯ８ＦＥＴＱ、ｔのゲートに伝えられてＭ０８７
ＫＴＱｙ　ｔオンさせるので、不良アドレス記憶回路ｅ
ζ記憶されたアユドレスａ（１と読出しアドレスａＱと
は、不一致になる。一方、読出しアドレスａ（１が’１
１０　Ｎのときには、コＣ／）’Ｏ’ｎ’Ｍ　Ｏ８Ｆ　
Ｆｉ　Ｔ　Ｑｓ　ｔ”通してｕｏｓｒｇ’ｒＱ、７Ｏ’
）”　−トＫ　Ｆ−Ｌられ、ＭＯ８ＦＥＴＱ、ｉオフさ
せるので、不良アドレス記憶回路に書１込ま１Ｎタアド
レスａ（、と読み出しアドレスａ（１とが−致すること
になる。

また、フェーズＰＩが溶断さｎている場合（第２図に示
さ几ている不良アドレス記憶回路に、その内容が％ｉ′
のアドレスａｏの書キ込みが行なわｎていると＠）には
ｌＯ８１０８Ｆ、ｓがオンし、ＭＯ８ＦＩＣＴＱ、がオ
フしている。したがって、　　。

読出しアドレスてが１１′のと８（ａＯが＊　ｏ　ｌ　
）−ｌｌζは、上記同様に不一致となり、読出しアドレ
スｉがＡＯ′のとき（ａＱが１１′　）には、上記同様
に一致となる。

他のピット１〜ａＱについても、上記同様に丁べて一致
状態であり、ＭＯ３ＦＥＴＱ７　ないしＱ９がオフ（Ｑ
ｔｏにフユーズｌＰ２の溶断に工り常にオフしている）
のときに、不良メモリセルの読出しでａることが識別さ
れ、上記比較回路は、上記誤１ｖ訂正信号ｇｔ、Ｈ−１
１Ｎにする。排他的論理和回路ｌＯに、このｖ′１′の
信号Ｆ２Ｇと、不良メモリセルからの情報を受けて、そ
の情報の誤まり訂正を行なう。

上記不良メモリセルの読出し判定は、メモリアレイの選
択動作と並行に行なわｆｔ、その読出し出力がセンスア
ンプ５から出力されるときには、誤まり訂正信号ＥＣが
形成さ几ている。したがって、この実施例の誤まり訂正
方式でに、読出しアクセスの時間遅ｎは排他的論理和回
路１段分のみとなって、その遅延時間仲種めて小さいの
で、誤まり訂正ｍ能を付加しても読出しアクセスの高速
化を因ることができる。

また、誤まり訂正のために、ＥＣＣ回路を用いた場合、
多くの冗長ビットが必要とされるが、この発明に従えば
、冗長ビットが不用でろるので、メモリアレイの占有面
積を増大させることはない。

そして、上記不良アドレスを検出する回路は、ＥＣＣ回
路に比べて簡単な構成であるので、誤１９訂正機能を付
加してもＲＯＭのチップサイズを小さくできる。

なお、上記不良メモリセルの検出及び不良メモリセルの
アドレス書込は、半導体ウエノ・上にＲＯＭが完成され
た時点で行なわｆＬ、書込みのための端子φ２８等は内
部端子として形成しておくだけで。

よいので、ＲＯＭが完成さｎｆｃ時点では外部端子が増
加することはない。

この発明は、前記実施例に限定さ几ない。

ヒユーズ手段は、金属線を用いるもの、又はＭＯ８ＦＥ
Ｔを破壊させるもの等何んであってもよイ。また、ＦＲ
ＯＭ　、ｌＰＲＯＭにおいては、上記フェーズ手段をメ
モリセルと同様なＭＯ８ＦＦｉＴとして、不良アドレス
を書込むようにするものであってもよい。さらに、メモ
リアレイはマスクＲＯＭとして、不良アドレスｔ−ＦＲ
ＯＭ又はＢＦＲＯＭ％−利用して書込むようにするもの
としても工い。

さらに、１つのアドレスでｎ個のｔモリセルを指定して
ｎビットの読出しデータｔ−１４るものにおｈては、上
記不良アドレスの指定とともに、その不良ビット桁数も
書込むようにして、この不良ビット桁数信号により、ｎ
個の排他的論理和を選択的に動作させて、特定の不良デ
ータのみを訂正さぜるＬうにすればよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その要部一実施例を示す回路図でらる。 ｌ・・・メモリアレイ、２・・・アドレスバッファ、３
・・・Ｘ７”＝＋−ダ、４・・・Ｙデコー！、５・・・
センスアンプ、６・・・出力バッファ、７・・・クロッ
ク発生回路、８・・・不にアドレス記憶回路、９・・・
比較回路、１０・・・誤まり訂正回路。

Claims (1)

【特許請求の範囲】
1. １、１つの入力アドレスによって複数のメモリセルから
   複数ビットの読み出しデータを得るようにしてなる半導
   体メモリであって、期待すべき読み出し信号を形成しな
   いメモリセルが属する第１アドレス情報と、複数ビット
   の位置を示す第２アドレス情報とを記憶する記憶手段と
   、入力アドレスと上記第１アドレス情報とを比較する検
   出回路とを備え、上記検出回路によって入力アドレスと
   上記第１アドレス情報との一致が検出されたとき上記第
   ２アドレス情報によって指示されるビット位置の読み出
   し信号を反転せしめるようにしてなることを特徴とする
   半導体メモリ。