JP3070142B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JP3070142B2 JP3070142B2 JP14907191A JP14907191A JP3070142B2 JP 3070142 B2 JP3070142 B2 JP 3070142B2 JP 14907191 A JP14907191 A JP 14907191A JP 14907191 A JP14907191 A JP 14907191A JP 3070142 B2 JP3070142 B2 JP 3070142B2
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- Japan
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- circuit
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- cell array
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Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関する。
【０００２】
【従来の技術】従来のメモリ回路は、一例として図２に
示すように、アドレス信号ＡＤの指定するアドレスから
記憶しているコードＣＤを読出すメモリセルアレイ１
と、アドレス信号ＡＤを発生するアドレス発生回路２と
を有する構成となっていた。メモリセルアレイ１はＲＯ
Ｍ型，ＲＡＭ型何れでもよいが、ＲＯＭ型の場合、記憶
されているコードに誤りがあると書換えができないの
で、再製作することになる。
示すように、アドレス信号ＡＤの指定するアドレスから
記憶しているコードＣＤを読出すメモリセルアレイ１
と、アドレス信号ＡＤを発生するアドレス発生回路２と
を有する構成となっていた。メモリセルアレイ１はＲＯ
Ｍ型，ＲＡＭ型何れでもよいが、ＲＯＭ型の場合、記憶
されているコードに誤りがあると書換えができないの
で、再製作することになる。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
回路は、メモリセルアレイ１から読出されたコードＣＤ
をそのまま出力する構成となっているので、メモリセル
アレイ１がＲＯＭ型の場合、書換えができないため、記
憶されているコードに誤りがあると再製作しなければな
らず、その間、他の回路や機能，特性の確認ができない
ため、製品開発の遅れやユーザへの納入が遅れる等の問
題点があり、またＲＡＭ型の場合、書換えはできるが誤
ったコードによる試験では正確な確認ができないため同
様の問題点があった。
回路は、メモリセルアレイ１から読出されたコードＣＤ
をそのまま出力する構成となっているので、メモリセル
アレイ１がＲＯＭ型の場合、書換えができないため、記
憶されているコードに誤りがあると再製作しなければな
らず、その間、他の回路や機能，特性の確認ができない
ため、製品開発の遅れやユーザへの納入が遅れる等の問
題点があり、またＲＡＭ型の場合、書換えはできるが誤
ったコードによる試験では正確な確認ができないため同
様の問題点があった。
【０００４】
【課題を解決するための手段】本発明のメモリ回路は、
アドレス信号を発生するアドレス発生回路と、前記アド
レス信号により指定されたアドレスに所定のコードを記
憶するメモリセルアレイと、このメモリセルアレイから
読み出されたコードを各ビットごとに出力するバッファ
回路と、前記メモリセルアレイの前記コードに誤りのあ
るコードが含まれているときにその誤りのあるコードの
アドレスに対するアドレス情報を外部から与えられて記
憶するアドレスレジス夕と、前記アドレス信号および前
記アドレス情報を比較する比較回路と、前記アドレス信
号に対する正しいコードを記憶するコードレジスタと、
このコードレジスタに記憶されているコードと前記メモ
リセルアレイから読出されたコードとを対応するビット
ごとに比較するとともに比較結果の一致信号を、前記比
較回路における比較結果の一致信号に応答して、それぞ
れ誤り検出信号として出力する誤り検出回路と、前記誤
り検出信号に応答して前記バッファ回路の出力を選択的
にトランスファゲートを介して出力する選択回路とをそ
れぞれ備え、前記バッファ回路の出力するコードの各ビ
ットはすべて極性反転されたビットと極性反転されない
ビットとの対で前記選択回路に与えられるとともに、前
記選択回路は、前記誤り検出信号が能動レベルのときは
前記極性反転されないビットのみをすべて選択し、前記
誤り検出信号が非能動レベルのときは前記極性反転され
たビットのみをすべて選択することにより、前記誤りの
あるコードを正しいコードに切り替えて出力することを
特徴とする。
アドレス信号を発生するアドレス発生回路と、前記アド
レス信号により指定されたアドレスに所定のコードを記
憶するメモリセルアレイと、このメモリセルアレイから
読み出されたコードを各ビットごとに出力するバッファ
回路と、前記メモリセルアレイの前記コードに誤りのあ
るコードが含まれているときにその誤りのあるコードの
アドレスに対するアドレス情報を外部から与えられて記
憶するアドレスレジス夕と、前記アドレス信号および前
記アドレス情報を比較する比較回路と、前記アドレス信
号に対する正しいコードを記憶するコードレジスタと、
このコードレジスタに記憶されているコードと前記メモ
リセルアレイから読出されたコードとを対応するビット
ごとに比較するとともに比較結果の一致信号を、前記比
較回路における比較結果の一致信号に応答して、それぞ
れ誤り検出信号として出力する誤り検出回路と、前記誤
り検出信号に応答して前記バッファ回路の出力を選択的
にトランスファゲートを介して出力する選択回路とをそ
れぞれ備え、前記バッファ回路の出力するコードの各ビ
ットはすべて極性反転されたビットと極性反転されない
ビットとの対で前記選択回路に与えられるとともに、前
記選択回路は、前記誤り検出信号が能動レベルのときは
前記極性反転されないビットのみをすべて選択し、前記
誤り検出信号が非能動レベルのときは前記極性反転され
たビットのみをすべて選択することにより、前記誤りの
あるコードを正しいコードに切り替えて出力することを
特徴とする。
【０００５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００６】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００７】この実施例は、アドレス信号ＡＤにより指
定されたアドレスから記憶しているコードＣＤを読出す
メモリセルアレイ１と、アドレス信号ＡＤを発生するア
ドレス発生回路２と、外部からのアドレス情報ＡＤＳを
記憶するアドレスレジスタ３と、ＥＸ−ＯＲ型の論理ゲ
ートＧ１を備えアドレス信号ＡＤの指定するアドレスと
アドレスレジスタ３に記憶されているアドレス情報ＡＤ
Ｓのアドレスとが一致したとき能動レベルの一致信号Ａ
Ｅを出力する比較回路４と、アドレス情報ＡＤＳのアド
レスと対応するメモリセルアレイのアドレスに記憶され
る正しいコードＣＤＳを記憶するコードレジスタ５と、
メモリセルアレイ１から読出されたコードＣＤを各ビッ
ト（ＣＤ１，ＣＤ２）ごとに出力するバッファ回路６
と、論理ゲートＧ２〜Ｇ５を備え、コードレジスタ５に
記憶されている正しいコードＣＤＳとメモリセルアレイ
１から読出されたコードＣＤとを対応するビットごとに
比較しこれら各ビットごとに、一致信号ＡＥが能動レベ
ル（低レベル）で対応するビットが一致しているときは
能動レベル（高レベル）、一致していないときは非能動
レベル（低レベル）となり、一致信号ＡＥが非能動レベ
ル（高レベル）のときは能動レベル（高レベル）となる
誤り検出信号ＥＤ１，ＥＤ２を出力する誤り検出回路７
と、メモリセルアレイ１から読出されバッファ回路６を
介して伝達されたコードの各ビットＣＤ１，ＣＤ２のレ
ベルをそれぞれ反転する複数のインバータＩＶ１，ＩＶ
２と、インバータＩＶ３，ＩＶ４、トランスファゲート
Ｔ１〜Ｔ４を備え、各ビットごとの誤り検出信号ＥＤ
１，ＥＤ２が、能動レベル（高レベル）ならばメモリセ
ルアレイ１から読出されたコードの対応するビットをバ
ッファ回路６から直接受けて出力し、非能動レベル（低
レベル）ならば、対応するインバータ（ＩＶ１，ＩＶ
２）の出力コードを選択して出力する選択回路８とを有
する構成となっている。
定されたアドレスから記憶しているコードＣＤを読出す
メモリセルアレイ１と、アドレス信号ＡＤを発生するア
ドレス発生回路２と、外部からのアドレス情報ＡＤＳを
記憶するアドレスレジスタ３と、ＥＸ−ＯＲ型の論理ゲ
ートＧ１を備えアドレス信号ＡＤの指定するアドレスと
アドレスレジスタ３に記憶されているアドレス情報ＡＤ
Ｓのアドレスとが一致したとき能動レベルの一致信号Ａ
Ｅを出力する比較回路４と、アドレス情報ＡＤＳのアド
レスと対応するメモリセルアレイのアドレスに記憶され
る正しいコードＣＤＳを記憶するコードレジスタ５と、
メモリセルアレイ１から読出されたコードＣＤを各ビッ
ト（ＣＤ１，ＣＤ２）ごとに出力するバッファ回路６
と、論理ゲートＧ２〜Ｇ５を備え、コードレジスタ５に
記憶されている正しいコードＣＤＳとメモリセルアレイ
１から読出されたコードＣＤとを対応するビットごとに
比較しこれら各ビットごとに、一致信号ＡＥが能動レベ
ル（低レベル）で対応するビットが一致しているときは
能動レベル（高レベル）、一致していないときは非能動
レベル（低レベル）となり、一致信号ＡＥが非能動レベ
ル（高レベル）のときは能動レベル（高レベル）となる
誤り検出信号ＥＤ１，ＥＤ２を出力する誤り検出回路７
と、メモリセルアレイ１から読出されバッファ回路６を
介して伝達されたコードの各ビットＣＤ１，ＣＤ２のレ
ベルをそれぞれ反転する複数のインバータＩＶ１，ＩＶ
２と、インバータＩＶ３，ＩＶ４、トランスファゲート
Ｔ１〜Ｔ４を備え、各ビットごとの誤り検出信号ＥＤ
１，ＥＤ２が、能動レベル（高レベル）ならばメモリセ
ルアレイ１から読出されたコードの対応するビットをバ
ッファ回路６から直接受けて出力し、非能動レベル（低
レベル）ならば、対応するインバータ（ＩＶ１，ＩＶ
２）の出力コードを選択して出力する選択回路８とを有
する構成となっている。
【０００８】ここで、メモリセルアレイ１のアドレス
“Ａ０”番地（１６進）に、“１１”（２進）のコード
が記憶されるところを、“０１”と誤って記憶されてい
るものとする。まず、アドレスレジスタ３に“Ａ０”の
アドレス情報を書込み、コードレジスタ５にはアドレス
“Ａ０”に対する正しいコード“１１”を書込む。
“Ａ０”番地（１６進）に、“１１”（２進）のコード
が記憶されるところを、“０１”と誤って記憶されてい
るものとする。まず、アドレスレジスタ３に“Ａ０”の
アドレス情報を書込み、コードレジスタ５にはアドレス
“Ａ０”に対する正しいコード“１１”を書込む。
【０００９】アドレス信号ＡＤのアドレスが“Ａ０”以
外では一致信号ＡＥが非能動レベルの高レベルであるた
め、誤り検出信号ＥＤ１，ＥＤ２は高レベルとなって、
インバータＩＶ１，ＩＶ２を通らないコードＣＤ１，Ｃ
Ｄ２がそのまま出力される。
外では一致信号ＡＥが非能動レベルの高レベルであるた
め、誤り検出信号ＥＤ１，ＥＤ２は高レベルとなって、
インバータＩＶ１，ＩＶ２を通らないコードＣＤ１，Ｃ
Ｄ２がそのまま出力される。
【００１０】アドレス信号ＡＤのアドレスが“Ａ０”に
なると、一致信号ＡＥが能動レベルの低レベルになるの
で、コードレジスタ５からの正しいコードＣＤＳ１，Ｃ
ＤＳ２とバッファ回路６からのコードＣＤ１，ＣＤ２と
が各ビットごとに比較された結果が誤り検出信号ＥＤ
１，ＥＤ２として出力される。この場合、下位側は一致
しているので、論理ゲートＧ２からの高レベルの信号が
論理ゲートＧ４を介して誤り検出信号ＥＤ１として出力
される。また上位側は不一致であるので誤り検出信号Ｅ
Ｄ２は低レベルとなる。
なると、一致信号ＡＥが能動レベルの低レベルになるの
で、コードレジスタ５からの正しいコードＣＤＳ１，Ｃ
ＤＳ２とバッファ回路６からのコードＣＤ１，ＣＤ２と
が各ビットごとに比較された結果が誤り検出信号ＥＤ
１，ＥＤ２として出力される。この場合、下位側は一致
しているので、論理ゲートＧ２からの高レベルの信号が
論理ゲートＧ４を介して誤り検出信号ＥＤ１として出力
される。また上位側は不一致であるので誤り検出信号Ｅ
Ｄ２は低レベルとなる。
【００１１】この結果、下位側はトランスファゲートＴ
１を介してコードＣＤ１がそのまま、すなわち“１”の
まま出力され、上位側はコードＣＤ２の“０”がインバ
ータＩＶ２で反転されて“１”となり、トランスファゲ
ートＴ４を介して出力される。すなわち正しいコード
“１１”が出力される。
１を介してコードＣＤ１がそのまま、すなわち“１”の
まま出力され、上位側はコードＣＤ２の“０”がインバ
ータＩＶ２で反転されて“１”となり、トランスファゲ
ートＴ４を介して出力される。すなわち正しいコード
“１１”が出力される。
【００１２】従って、メモリセルアレイ１に欠陥があっ
て正しく記憶されなくても、再製作しないでそのまま使
用し、他のすべての回路や機能，特性を確認することが
でき、製品開発の遅れやユーザへの納入の遅れを少なく
することができる。
て正しく記憶されなくても、再製作しないでそのまま使
用し、他のすべての回路や機能，特性を確認することが
でき、製品開発の遅れやユーザへの納入の遅れを少なく
することができる。
【００１３】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイのコード誤りのあるアドレスに対するアドレス
情報を記憶するアドレスレジスタと、このアドレスに対
する正しいコードを記憶するコードレジスタとを設け、
メモリセルアレイに対するアドレスがアドレスレジスタ
に記憶されているアドレスと一致したとき、メモリセル
アレイから読出されたコードとコードレジスタに記憶さ
れているコードとが異っているときメモリセルアレイか
ら読出されたコードを反転して出力する構成とすること
により、再製作しなくても、出力される正しいコードで
他の回路や機能，特性を確認することができ、製品開発
の遅れやユーザへの納入の遅れを短縮することができる
効果がある。
ルアレイのコード誤りのあるアドレスに対するアドレス
情報を記憶するアドレスレジスタと、このアドレスに対
する正しいコードを記憶するコードレジスタとを設け、
メモリセルアレイに対するアドレスがアドレスレジスタ
に記憶されているアドレスと一致したとき、メモリセル
アレイから読出されたコードとコードレジスタに記憶さ
れているコードとが異っているときメモリセルアレイか
ら読出されたコードを反転して出力する構成とすること
により、再製作しなくても、出力される正しいコードで
他の回路や機能，特性を確認することができ、製品開発
の遅れやユーザへの納入の遅れを短縮することができる
効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のメモリ回路の一例を示すブロック図であ
る。
る。
１ メモリセルアレイ ２ アドレス発生回路 ３ アドレスレジスタ ４ 比較回路 ５ コードレジスタ ６ バッファ回路 ７ 誤り検出回路 ８ 選択回路 Ｇ１〜Ｇ５ 論理ゲート ＩＶ１〜ＩＶ４ インバータ Ｔ１〜Ｔ４ トランスファゲート
Claims (1)
- 【請求項１】 アドレス信号を発生するアドレス発生回
路と、前記アドレス信号により指定されたアドレスに所
定のコードを記憶するメモリセルアレイと、このメモリ
セルアレイから読み出されたコードを各ビットごとに出
力するバッファ回路と、前記メモリセルアレイの前記コ
ードに誤りのあるコードが含まれているときにその誤り
のあるコードのアドレスに対するアドレス情報を外部か
ら与えられて記憶するアドレスレジス夕と、前記アドレ
ス信号および前記アドレス情報を比較する比較回路と、
前記アドレス信号に対する正しいコードを記憶するコー
ドレジスタと、このコードレジスタに記憶されているコ
ードと前記メモリセルアレイから読出されたコードとを
対応するビットごとに比較するとともに比較結果の一致
信号を、前記比較回路における比較結果の一致信号に応
答して、それぞれ誤り検出信号として出力する誤り検出
回路と、前記誤り検出信号に応答して前記バッファ回路
の出力を選択的にトランスファゲートを介して出力する
選択回路とをそれぞれ備え、前記バッファ回路の出力す
るコードの各ビットはすべて極性反転されたビットと極
性反転されないビットとの対で前記選択回路に与えられ
るとともに、前記選択回路は、前記誤り検出信号が能動
レベルのときは前記極性反転されないビットのすべてを
前記トランスファゲートで選択し、前記誤り検出信号が
非能動レベルのときは前記極性反転されたビットのすべ
てを前記トランスファゲートで選択することにより、前
記誤りのあるコードを正しいコードに切り替えて出力す
ることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907191A JP3070142B2 (ja) | 1991-06-21 | 1991-06-21 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907191A JP3070142B2 (ja) | 1991-06-21 | 1991-06-21 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372798A JPH04372798A (ja) | 1992-12-25 |
| JP3070142B2 true JP3070142B2 (ja) | 2000-07-24 |
Family
ID=15467056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907191A Expired - Lifetime JP3070142B2 (ja) | 1991-06-21 | 1991-06-21 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070142B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259639B1 (en) | 2000-02-16 | 2001-07-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory |
-
1991
- 1991-06-21 JP JP14907191A patent/JP3070142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04372798A (ja) | 1992-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000425 |