JPH04372798A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH04372798A JPH04372798A JP3149071A JP14907191A JPH04372798A JP H04372798 A JPH04372798 A JP H04372798A JP 3149071 A JP3149071 A JP 3149071A JP 14907191 A JP14907191 A JP 14907191A JP H04372798 A JPH04372798 A JP H04372798A
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- JP
- Japan
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- address
- code
- memory cell
- cell array
- circuit
- Prior art date
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- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 15
- 238000012356 Product development Methods 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract description 4
- 230000007547 defect Effects 0.000 abstract description 3
- 230000002950 deficient Effects 0.000 abstract 1
- 230000001934 delay Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101710178747 Phosphatidate cytidylyltransferase 1 Proteins 0.000 description 1
- 102100031075 Serine/threonine-protein kinase Chk2 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関する。
【０００２】
【従来の技術】従来のメモリ回路は、一例として図２に
示すように、アドレス信号ＡＤの指定するアドレスから
記憶しているコードＣＤを読出すメモリセルアレイ１と
、アドレス信号ＡＤを発生するアドレス発生回路２とを
有する構成となっていた。メモリセルアレイ１はＲＯＭ
型，ＲＡＭ型何れでもよいが、ＲＯＭ型の場合、記憶さ
れているコードに誤りがあると書換えができないので、
再製作することになる。
示すように、アドレス信号ＡＤの指定するアドレスから
記憶しているコードＣＤを読出すメモリセルアレイ１と
、アドレス信号ＡＤを発生するアドレス発生回路２とを
有する構成となっていた。メモリセルアレイ１はＲＯＭ
型，ＲＡＭ型何れでもよいが、ＲＯＭ型の場合、記憶さ
れているコードに誤りがあると書換えができないので、
再製作することになる。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
回路は、メモリセルアレイ１から読出されたコードＣＤ
をそのまま出力する構成となっているので、メモリセル
アレイ１がＲＯＭ型の場合、書換えができないため、記
憶されているコードに誤りがあると再製作しなければな
らず、その間、他の回路や機能，特性の確認ができない
ため、製品開発の遅れやユーザへの納入が遅れる等の問
題点があり、またＲＡＭ型の場合、書換えはできるが誤
ったコードによる試験では正確な確認ができないため同
様の問題点があった。
回路は、メモリセルアレイ１から読出されたコードＣＤ
をそのまま出力する構成となっているので、メモリセル
アレイ１がＲＯＭ型の場合、書換えができないため、記
憶されているコードに誤りがあると再製作しなければな
らず、その間、他の回路や機能，特性の確認ができない
ため、製品開発の遅れやユーザへの納入が遅れる等の問
題点があり、またＲＡＭ型の場合、書換えはできるが誤
ったコードによる試験では正確な確認ができないため同
様の問題点があった。
【０００４】
【課題を解決するための手段】本発明のメモリ回路は、
アドレス信号により指定されたアドレスから記憶してい
るコードを読出すメモリセルアレイと、前記アドレス信
号を発生するアドレス発生回路と、外部からのアドレス
情報を記憶するアドレスレジスタと、前記アドレス信号
の指定するアドレスと前記アドレスレジスタに記憶され
ているアドレス情報のアドレスとが一致したとき能動レ
ベルの一致信号を出力する比較回路と、前記アドレス情
報のアドレスと対応するメモリセルアレイのアドレスに
記憶される正しいコードを記憶するコードレジスタと、
このコードレジスタに記憶されているコードと前記メモ
リセルアレイから読出されたコードとを対応するビット
ごとに比較しこれら各ビットごとに、前記一致信号が能
動レベルで前記対応するビットが一致しているときは能
動レベル、一致していないときは非能動レベルとなり、
前記一致信号が非能動レベルのときは能動レベルとなる
誤り検出信号を出力する誤り検出回路と、前記メモリセ
ルアレイから読出されたコードの各ビットのレベルをそ
れぞれ反転する複数のインバータと、前記各ビットごと
の誤り検出信号が、能動レベルならば前記メモリセルア
レイから読出されたコードの対応するビットを選択し、
非能動レベルならば対応する前記インバータの出力コー
ドを選択して出力する選択回路とを有している。
アドレス信号により指定されたアドレスから記憶してい
るコードを読出すメモリセルアレイと、前記アドレス信
号を発生するアドレス発生回路と、外部からのアドレス
情報を記憶するアドレスレジスタと、前記アドレス信号
の指定するアドレスと前記アドレスレジスタに記憶され
ているアドレス情報のアドレスとが一致したとき能動レ
ベルの一致信号を出力する比較回路と、前記アドレス情
報のアドレスと対応するメモリセルアレイのアドレスに
記憶される正しいコードを記憶するコードレジスタと、
このコードレジスタに記憶されているコードと前記メモ
リセルアレイから読出されたコードとを対応するビット
ごとに比較しこれら各ビットごとに、前記一致信号が能
動レベルで前記対応するビットが一致しているときは能
動レベル、一致していないときは非能動レベルとなり、
前記一致信号が非能動レベルのときは能動レベルとなる
誤り検出信号を出力する誤り検出回路と、前記メモリセ
ルアレイから読出されたコードの各ビットのレベルをそ
れぞれ反転する複数のインバータと、前記各ビットごと
の誤り検出信号が、能動レベルならば前記メモリセルア
レイから読出されたコードの対応するビットを選択し、
非能動レベルならば対応する前記インバータの出力コー
ドを選択して出力する選択回路とを有している。
【０００５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００６】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００７】この実施例は、アドレス信号ＡＤにより指
定されたアドレスから記憶しているコードＣＤを読出す
メモリセルアレイ１と、アドレス信号ＡＤを発生するア
ドレス発生回路２と、外部からのアドレス情報ＡＤＳを
記憶するアドレスレジスタ３と、ＥＸ−ＯＲ型の論理ゲ
ートＧ１を備えアドレス信号ＡＤの指定するアドレスと
アドレスレジスタ３に記憶されているアドレス情報ＡＤ
Ｓのアドレスとが一致したとき能動レベルの一致信号Ａ
Ｅを出力する比較回路４と、アドレス情報ＡＤＳのアド
レスと対応するメモリセルアレイのアドレスに記憶され
る正しいコードＣＤＳを記憶するコードレジスタ５と、
メモリセルアレイ１から読出されたコードＣＤを各ビッ
ト（ＣＤ１，ＣＤ２）ごとに出力するバッファ回路６と
、論理ゲートＧ２〜Ｇ５を備え、コードレジスタ５に記
憶されている正しいコードＣＤＳとメモリセルアレイ１
から読出されたコードＣＤとを対応するビットごとに比
較しこれら各ビットごとに、一致信号ＡＥが能動レベル
（低レベル）で対応するビットが一致しているときは能
動レベル（高レベル）、一致していないときは非能動レ
ベル（低レベル）となり、一致信号ＡＥが非能動レベル
（高レベル）のときは能動レベル（高レベル）となる誤
り検出信号ＥＤ１，ＥＤ２を出力する誤り検出回路７と
、メモリセルアレイ１から読出されバッファ回路６を介
して伝達されたコードの各ビットＣＤ１，ＣＤ２のレベ
ルをそれぞれ反転する複数のインバータＩＶ１，ＩＶ２
と、インバータＩＶ３，ＩＶ４、トランスファゲートＴ
１〜Ｔ４を備え、各ビットごとの誤り検出信号ＥＤ１，
ＥＤ２が、能動レベル（高レベル）ならばメモリセルア
レイ１から読出されたコードの対応するビットをバッフ
ァ回路６から直接受けて出力し、非能動レベル（低レベ
ル）ならば、対応するインバータ（ＩＶ１，ＩＶ２）の
出力コードを選択して出力する選択回路８とを有する構
成となっている。
定されたアドレスから記憶しているコードＣＤを読出す
メモリセルアレイ１と、アドレス信号ＡＤを発生するア
ドレス発生回路２と、外部からのアドレス情報ＡＤＳを
記憶するアドレスレジスタ３と、ＥＸ−ＯＲ型の論理ゲ
ートＧ１を備えアドレス信号ＡＤの指定するアドレスと
アドレスレジスタ３に記憶されているアドレス情報ＡＤ
Ｓのアドレスとが一致したとき能動レベルの一致信号Ａ
Ｅを出力する比較回路４と、アドレス情報ＡＤＳのアド
レスと対応するメモリセルアレイのアドレスに記憶され
る正しいコードＣＤＳを記憶するコードレジスタ５と、
メモリセルアレイ１から読出されたコードＣＤを各ビッ
ト（ＣＤ１，ＣＤ２）ごとに出力するバッファ回路６と
、論理ゲートＧ２〜Ｇ５を備え、コードレジスタ５に記
憶されている正しいコードＣＤＳとメモリセルアレイ１
から読出されたコードＣＤとを対応するビットごとに比
較しこれら各ビットごとに、一致信号ＡＥが能動レベル
（低レベル）で対応するビットが一致しているときは能
動レベル（高レベル）、一致していないときは非能動レ
ベル（低レベル）となり、一致信号ＡＥが非能動レベル
（高レベル）のときは能動レベル（高レベル）となる誤
り検出信号ＥＤ１，ＥＤ２を出力する誤り検出回路７と
、メモリセルアレイ１から読出されバッファ回路６を介
して伝達されたコードの各ビットＣＤ１，ＣＤ２のレベ
ルをそれぞれ反転する複数のインバータＩＶ１，ＩＶ２
と、インバータＩＶ３，ＩＶ４、トランスファゲートＴ
１〜Ｔ４を備え、各ビットごとの誤り検出信号ＥＤ１，
ＥＤ２が、能動レベル（高レベル）ならばメモリセルア
レイ１から読出されたコードの対応するビットをバッフ
ァ回路６から直接受けて出力し、非能動レベル（低レベ
ル）ならば、対応するインバータ（ＩＶ１，ＩＶ２）の
出力コードを選択して出力する選択回路８とを有する構
成となっている。
【０００８】ここで、メモリセルアレイ１のアドレス“
Ａ０”番地（１６進）に、“１１”（２進）のコードが
記憶されるところを、“０１”と誤って記憶されている
ものとする。まず、アドレスレジスタ３に“Ａ０”のア
ドレス情報を書込み、コードレジスタ５にはアドレス“
Ａ０”に対する正しいコード“１１”を書込む。
Ａ０”番地（１６進）に、“１１”（２進）のコードが
記憶されるところを、“０１”と誤って記憶されている
ものとする。まず、アドレスレジスタ３に“Ａ０”のア
ドレス情報を書込み、コードレジスタ５にはアドレス“
Ａ０”に対する正しいコード“１１”を書込む。
【０００９】アドレス信号ＡＤのアドレスが“Ａ０”以
外では一致信号ＡＥが非能動レベルの高レベルであるた
め、誤り検出信号ＥＤ１，ＥＤ２は高レベルとなって、
インバータＩＶ１，ＩＶ２を通らないコードＣＤ１，Ｃ
Ｄ２がそのまま出力される。
外では一致信号ＡＥが非能動レベルの高レベルであるた
め、誤り検出信号ＥＤ１，ＥＤ２は高レベルとなって、
インバータＩＶ１，ＩＶ２を通らないコードＣＤ１，Ｃ
Ｄ２がそのまま出力される。
【００１０】アドレス信号ＡＤのアドレスが“Ａ０”に
なると、一致信号ＡＥが能動レベルの低レベルになるの
で、コードレジスタ５からの正しいコードＣＤＳ１，Ｃ
ＤＳ２とバッファ回路６からのコードＣＤ１，ＣＤ２と
が各ビットごとに比較された結果が誤り検出信号ＥＤ１
，ＥＤ２として出力される。この場合、下位側は一致し
ているので、論理ゲートＧ２からの高レベルの信号が論
理ゲートＧ４を介して誤り検出信号ＥＤ１として出力さ
れる。また上位側は不一致であるので誤り検出信号ＥＤ
２は低レベルとなる。
なると、一致信号ＡＥが能動レベルの低レベルになるの
で、コードレジスタ５からの正しいコードＣＤＳ１，Ｃ
ＤＳ２とバッファ回路６からのコードＣＤ１，ＣＤ２と
が各ビットごとに比較された結果が誤り検出信号ＥＤ１
，ＥＤ２として出力される。この場合、下位側は一致し
ているので、論理ゲートＧ２からの高レベルの信号が論
理ゲートＧ４を介して誤り検出信号ＥＤ１として出力さ
れる。また上位側は不一致であるので誤り検出信号ＥＤ
２は低レベルとなる。
【００１１】この結果、下位側はトランスファゲートＴ
１を介してコードＣＤ１がそのまま、すなわち“１”の
まま出力され、上位側はコードＣＤ２の“０”がインバ
ータＩＶ２で反転されて“１”となり、トランスファゲ
ートＴ４を介して出力される。すなわち正しいコード“
１１”が出力される。
１を介してコードＣＤ１がそのまま、すなわち“１”の
まま出力され、上位側はコードＣＤ２の“０”がインバ
ータＩＶ２で反転されて“１”となり、トランスファゲ
ートＴ４を介して出力される。すなわち正しいコード“
１１”が出力される。
【００１２】従って、メモリセルアレイ１に欠陥があっ
て正しく記憶されなくても、再製作しないでそのまま使
用し、他のすべての回路や機能，特性を確認することが
でき、製品開発の遅れやユーザへの納入の遅れを少なく
することができる。
て正しく記憶されなくても、再製作しないでそのまま使
用し、他のすべての回路や機能，特性を確認することが
でき、製品開発の遅れやユーザへの納入の遅れを少なく
することができる。
【００１３】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイのコード誤りのあるアドレスに対するアドレス
情報を記憶するアドレスレジスタと、このアドレスに対
する正しいコードを記憶するコードレジスタとを設け、
メモリセルアレイに対するアドレスがアドレスレジスタ
に記憶されているアドレスと一致したとき、メモリセル
アレイから読出されたコードとコードレジスタに記憶さ
れているコードとが異っているときメモリセルアレイか
ら読出されたコードを反転して出力する構成とすること
により、再製作しなくても、出力される正しいコードで
他の回路や機能，特性を確認することができ、製品開発
の遅れやユーザへの納入の遅れを短縮することができる
効果がある。
ルアレイのコード誤りのあるアドレスに対するアドレス
情報を記憶するアドレスレジスタと、このアドレスに対
する正しいコードを記憶するコードレジスタとを設け、
メモリセルアレイに対するアドレスがアドレスレジスタ
に記憶されているアドレスと一致したとき、メモリセル
アレイから読出されたコードとコードレジスタに記憶さ
れているコードとが異っているときメモリセルアレイか
ら読出されたコードを反転して出力する構成とすること
により、再製作しなくても、出力される正しいコードで
他の回路や機能，特性を確認することができ、製品開発
の遅れやユーザへの納入の遅れを短縮することができる
効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のメモリ回路の一例を示すブロック図であ
る。
る。
１ メモリセルアレイ
２ アドレス発生回路
３ アドレスレジスタ
４ 比較回路
５ コードレジスタ
６ バッファ回路
７ 誤り検出回路
８ 選択回路
Ｇ１〜Ｇ５ 論理ゲート
ＩＶ１〜ＩＶ４ インバータ
Claims (1)
- 【請求項１】 アドレス信号により指定されたアドレ
スから記憶しているコードを読出すメモリセルアレイと
、前記アドレス信号を発生するアドレス発生回路と、外
部からのアドレス情報を記憶するアドレスレジスタと、
前記アドレス信号の指定するアドレスと前記アドレスレ
ジスタに記憶されているアドレス情報のアドレスとが一
致したとき能動レベルの一致信号を出力する比較回路と
、前記アドレス情報のアドレスと対応するメモリセルア
レイのアドレスに記憶される正しいコードを記憶するコ
ードレジスタと、このコードレジスタに記憶されている
コードと前記メモリセルアレイから読出されたコードと
を対応するビットごとに比較しこれら各ビットごとに、
前記一致信号が能動レベルで前記対応するビットが一致
しているときは能動レベル、一致していないときは非能
動レベルとなり、前記一致信号が非能動レベルのときは
能動レベルとなる誤り検出信号を出力する誤り検出回路
と、前記メモリセルアレイから読出されたコードの各ビ
ットのレベルをそれぞれ反転する複数のインバータと、
前記各ビットごとの誤り検出信号が、能動レベルならば
前記メモリセルアレイから読出されたコードの対応する
ビットを選択し、非能動レベルならば対応する前記イン
バータの出力コードを選択して出力する選択回路とを有
することを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907191A JP3070142B2 (ja) | 1991-06-21 | 1991-06-21 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907191A JP3070142B2 (ja) | 1991-06-21 | 1991-06-21 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372798A true JPH04372798A (ja) | 1992-12-25 |
| JP3070142B2 JP3070142B2 (ja) | 2000-07-24 |
Family
ID=15467056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907191A Expired - Lifetime JP3070142B2 (ja) | 1991-06-21 | 1991-06-21 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070142B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259639B1 (en) | 2000-02-16 | 2001-07-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory |
-
1991
- 1991-06-21 JP JP14907191A patent/JP3070142B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259639B1 (en) | 2000-02-16 | 2001-07-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070142B2 (ja) | 2000-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000425 |