JPH06325595A - 誤り訂正回路付きｐｒｏｍ装置 - Google Patents
誤り訂正回路付きｐｒｏｍ装置Info
- Publication number
- JPH06325595A JPH06325595A JP3062252A JP6225291A JPH06325595A JP H06325595 A JPH06325595 A JP H06325595A JP 3062252 A JP3062252 A JP 3062252A JP 6225291 A JP6225291 A JP 6225291A JP H06325595 A JPH06325595 A JP H06325595A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error correction
- test
- prom
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】誤り訂正回路に含まれるデータ判定回路及びデ
ータ補正回路の両方の動作が正常であるか否かを確認で
きるようにする。 【構成】誤り訂正回路５からのデータＣＤを保持し外部
へ出力する一方、テスト用のメインデータ及びこのメイ
ンデータに対する誤り訂正コードを含む外部からのテス
トデータＴＤを保持し出力するテスト用レジスタ回路８
を設ける。ＰＲＯＭ部１からのデータＰＤ及び誤り訂正
コード用ＰＲＯＭ部２から誤り訂正コードＥＣＣとテス
ト用レジスタ回路８からのテストデータＴＤとを入力し
これらのう■ちの一方を選択して誤り訂正回路５へ伝達
するセレクタ４を設ける。外部からのテストデータＴＤ
の内容を操作してその出力結果を確認する。
ータ補正回路の両方の動作が正常であるか否かを確認で
きるようにする。 【構成】誤り訂正回路５からのデータＣＤを保持し外部
へ出力する一方、テスト用のメインデータ及びこのメイ
ンデータに対する誤り訂正コードを含む外部からのテス
トデータＴＤを保持し出力するテスト用レジスタ回路８
を設ける。ＰＲＯＭ部１からのデータＰＤ及び誤り訂正
コード用ＰＲＯＭ部２から誤り訂正コードＥＣＣとテス
ト用レジスタ回路８からのテストデータＴＤとを入力し
これらのう■ちの一方を選択して誤り訂正回路５へ伝達
するセレクタ４を設ける。外部からのテストデータＴＤ
の内容を操作してその出力結果を確認する。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正回路付きＰＲＯ
Ｍ装置に関し、特にＰＲＯＭ部に記憶されるデータと対
応する誤り訂正コードを記憶しておきＰＲＯＭ部から読
出されたデータの誤りを訂正して出力する構成の誤り訂
正回路付きＰＲＯＭ装置に関する。
Ｍ装置に関し、特にＰＲＯＭ部に記憶されるデータと対
応する誤り訂正コードを記憶しておきＰＲＯＭ部から読
出されたデータの誤りを訂正して出力する構成の誤り訂
正回路付きＰＲＯＭ装置に関する。
【０００２】
【従来の技術】従来、高信頼性を要求されるＰＲＯＭ装
置には、誤り訂正回路（ＥＣＣ回路）を付加して保持デ
ータの信頼度を向上している。この誤り訂正回路が付加
されたＰＲＯＭ装置について、図面を参照して説明す
る。
置には、誤り訂正回路（ＥＣＣ回路）を付加して保持デ
ータの信頼度を向上している。この誤り訂正回路が付加
されたＰＲＯＭ装置について、図面を参照して説明す
る。
【０００３】図４は従来の誤り訂正回路付きＰＲＯＭ装
置の一例を示すブロック図である。なお、この例では、
ビット補正するデータ長を３２ビットとし、誤り訂正コ
ードのデータ長を６ビットとし、データの入出力は１６
ビット単位とした場合について示してある。
置の一例を示すブロック図である。なお、この例では、
ビット補正するデータ長を３２ビットとし、誤り訂正コ
ードのデータ長を６ビットとし、データの入出力は１６
ビット単位とした場合について示してある。
【０００４】この例は、通常のデータを記憶しておき、
アドレスバス３からアドレス信号ＡＤに従って記憶され
ているデータを３２ビット単位で読出すＰＲＯＭ部１
と、このＰＲＯＭ部１から読出される３２ビット単位の
データと対応する誤り訂正コードを記憶しておき、アド
レス信号ＡＤに従ってＰＲＯＭ部１の読出しと同期して
対応する６ビットと誤り訂正コードＥＣＣを読出す誤り
訂正コード用ＰＲＯＭ部２と、ＰＲＯＭ部１から読出さ
れたデータＰＤと誤り訂正コードＥＣＣとを入力し読出
されたデータＰＤに誤りがあるときこの誤りを訂正して
出力し誤りがないときにはそのまま出力する誤り訂正回
路５と、この誤り訂正回路５からの３２ビットのデータ
ＣＤを、アドレス信号ＡＤの最下位ビット（ＡＤ−０）
によって１６ビット単位でデータバス７へ出力するデー
タセレクタ６とを有する構成となっている。
アドレスバス３からアドレス信号ＡＤに従って記憶され
ているデータを３２ビット単位で読出すＰＲＯＭ部１
と、このＰＲＯＭ部１から読出される３２ビット単位の
データと対応する誤り訂正コードを記憶しておき、アド
レス信号ＡＤに従ってＰＲＯＭ部１の読出しと同期して
対応する６ビットと誤り訂正コードＥＣＣを読出す誤り
訂正コード用ＰＲＯＭ部２と、ＰＲＯＭ部１から読出さ
れたデータＰＤと誤り訂正コードＥＣＣとを入力し読出
されたデータＰＤに誤りがあるときこの誤りを訂正して
出力し誤りがないときにはそのまま出力する誤り訂正回
路５と、この誤り訂正回路５からの３２ビットのデータ
ＣＤを、アドレス信号ＡＤの最下位ビット（ＡＤ−０）
によって１６ビット単位でデータバス７へ出力するデー
タセレクタ６とを有する構成となっている。
【０００５】誤り訂正回路５の動作を確認するには、ま
ず、ＰＲＯＭ部１に３２ビットのデータを書込み、この
３２ビットのデータに基づき作成された６ビットの誤り
訂正コードを誤り訂正コード用ＰＲＯＭ部２に書込んで
おく。
ず、ＰＲＯＭ部１に３２ビットのデータを書込み、この
３２ビットのデータに基づき作成された６ビットの誤り
訂正コードを誤り訂正コード用ＰＲＯＭ部２に書込んで
おく。
【０００６】続いてＰＲＯＭ部１及び誤り訂正コード用
ＰＲＯＭ部２から先程書込んだデータ及びこのデータ
（ＰＤ）を対応する誤り訂正コード（ＥＣＣ）を読出し
て誤り訂正回路５へ伝達する。
ＰＲＯＭ部２から先程書込んだデータ及びこのデータ
（ＰＤ）を対応する誤り訂正コード（ＥＣＣ）を読出し
て誤り訂正回路５へ伝達する。
【０００７】誤り訂正回路５では、これらデータＰＤと
誤り訂正コードＥＣＣとからデータＰＤに誤りがあるか
否かを判断し、誤りがあればこの誤りを訂正してデータ
バス７へ出力する。誤りがなければデータＰＤはそのま
ま出力される。
誤り訂正コードＥＣＣとからデータＰＤに誤りがあるか
否かを判断し、誤りがあればこの誤りを訂正してデータ
バス７へ出力する。誤りがなければデータＰＤはそのま
ま出力される。
【０００８】この出力されたデータをデータバス７を介
して外部へ取出し、このデータの内容をチェックして誤
り訂正回路５の動作を確認する。
して外部へ取出し、このデータの内容をチェックして誤
り訂正回路５の動作を確認する。
【０００９】この誤り訂正回路５は、ＰＲＯＭ部１から
読出されたデータに誤りがあるか否かを判定するデータ
判定回路と、誤りがあるときデータの補正を行うデータ
補正回路とを含んで構成されている。
読出されたデータに誤りがあるか否かを判定するデータ
判定回路と、誤りがあるときデータの補正を行うデータ
補正回路とを含んで構成されている。
【００１０】
【発明が解決しようとする課題】前述した従来の誤り訂
正回路付きＰＲＯＭ装置では、ＰＲＯＭ部１から読出さ
れたデータに誤りが無い場合は誤り訂正回路５のデータ
判定回路さえ正常動作していれば誤り訂正回路が正常動
作しているように見えるため、たとえ誤り訂正回路５の
データ補正回路に異常があってもこれを検出することが
できないという重大な欠点があった。
正回路付きＰＲＯＭ装置では、ＰＲＯＭ部１から読出さ
れたデータに誤りが無い場合は誤り訂正回路５のデータ
判定回路さえ正常動作していれば誤り訂正回路が正常動
作しているように見えるため、たとえ誤り訂正回路５の
データ補正回路に異常があってもこれを検出することが
できないという重大な欠点があった。
【００１１】本発明の目的は、誤り訂正回路に含まれる
データ判定回路及びデータ補正回路の異常を検出するこ
とができる誤り訂正回路付きＰＲＯＭ装置を提供するこ
とである。
データ判定回路及びデータ補正回路の異常を検出するこ
とができる誤り訂正回路付きＰＲＯＭ装置を提供するこ
とである。
【００１２】
【課題を解決するための手段】本発明の誤り訂正回路付
きＰＲＯＭ装置は、通常のデータを記憶し、記憶されて
いるデータを所定の単位で読出すＰＲＯＭ部と、このＰ
ＲＯＭ部から読出される単位のデータと対応する誤り訂
正コードを記憶し前記ＰＲＯＭ部の読出しと同期して前
記対応する誤り訂正コードを読出す誤り訂正コード用Ｐ
ＲＯＭ部と、テスト用のメンインデータ及びこのメイン
データに対する誤り訂正コードを含むテストデータと前
記ＰＲＯＭ吹からのデータ及び前記誤り訂正コード用Ｐ
ＲＯＭ部からの誤り訂正コードとを入力しこれらのうち
の一方を選択するセレクタと、このレセクタの出力を入
力し前記ＰＲＯＭ部からのデータ又は前記テストデータ
のメインデータの誤りを訂正して出力する誤り訂正回路
と、外部からの前記テスト用データを保持して出力する
と共に、前記誤り訂正回路からのデータを保持して外部
へ出力するテスト用レジスタ回路とを有している。
きＰＲＯＭ装置は、通常のデータを記憶し、記憶されて
いるデータを所定の単位で読出すＰＲＯＭ部と、このＰ
ＲＯＭ部から読出される単位のデータと対応する誤り訂
正コードを記憶し前記ＰＲＯＭ部の読出しと同期して前
記対応する誤り訂正コードを読出す誤り訂正コード用Ｐ
ＲＯＭ部と、テスト用のメンインデータ及びこのメイン
データに対する誤り訂正コードを含むテストデータと前
記ＰＲＯＭ吹からのデータ及び前記誤り訂正コード用Ｐ
ＲＯＭ部からの誤り訂正コードとを入力しこれらのうち
の一方を選択するセレクタと、このレセクタの出力を入
力し前記ＰＲＯＭ部からのデータ又は前記テストデータ
のメインデータの誤りを訂正して出力する誤り訂正回路
と、外部からの前記テスト用データを保持して出力する
と共に、前記誤り訂正回路からのデータを保持して外部
へ出力するテスト用レジスタ回路とを有している。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１５】この実施例が図４に示された従来の誤り訂
正回路付きＰＲＯＭ装置と相違する点は、ＰＲＯＭ部１
及び誤り訂正コード用ＰＲＯＭ部２と誤り訂正回路５と
の間に、テスト用の３２ビットのメインデータ及びこの
メインデータに対する６ビットの誤り訂正コードを含む
テストデータＴＤとＰＲＯＭ部１からの３２ビットのデ
ータＰＤ及び誤り訂正コード用ＰＲＯＭ部２からの６ビ
ットの誤り訂正コードＥＣＣとを入力し、テスト信号Ｔ
Ｓに従ってこれらのうちの一方を選択して誤り訂正回路
５へ伝達するセレクタ４を設け、外部からのテストデー
タＴＤを入出力データバス９を介して、メインデータは
１６ビット単位で、誤り訂正コードは６ビット単位で取
込んで保持し、３２ビットのメインデータ及び対応する
６ビットの誤り訂正コードを一組のテストデータＴＤと
してセレクタ４へ出力し、誤り訂正回路５からの３２ビ
ットのデータＣＤを保持し入出力バス９を介して１６ビ
ット単位で外部へ出力するテスト用レジスタ回路８を設
けた点にある。
正回路付きＰＲＯＭ装置と相違する点は、ＰＲＯＭ部１
及び誤り訂正コード用ＰＲＯＭ部２と誤り訂正回路５と
の間に、テスト用の３２ビットのメインデータ及びこの
メインデータに対する６ビットの誤り訂正コードを含む
テストデータＴＤとＰＲＯＭ部１からの３２ビットのデ
ータＰＤ及び誤り訂正コード用ＰＲＯＭ部２からの６ビ
ットの誤り訂正コードＥＣＣとを入力し、テスト信号Ｔ
Ｓに従ってこれらのうちの一方を選択して誤り訂正回路
５へ伝達するセレクタ４を設け、外部からのテストデー
タＴＤを入出力データバス９を介して、メインデータは
１６ビット単位で、誤り訂正コードは６ビット単位で取
込んで保持し、３２ビットのメインデータ及び対応する
６ビットの誤り訂正コードを一組のテストデータＴＤと
してセレクタ４へ出力し、誤り訂正回路５からの３２ビ
ットのデータＣＤを保持し入出力バス９を介して１６ビ
ット単位で外部へ出力するテスト用レジスタ回路８を設
けた点にある。
【００１６】次に、この実施例の動作について説明す
る。
る。
【００１７】まず、テスト信号ＴＳがインアクティブレ
ベルの通常の動作状態のときは、セレクタ４はＰＲＯＭ
部１からのデータＰＤを誤り訂正コード用ＰＲＯＭ部２
からの誤り訂正コードＥＣＣとを選択して誤り訂正回路
５へ伝達する。この場合、図４に示された従来例と同様
の動作となる。
ベルの通常の動作状態のときは、セレクタ４はＰＲＯＭ
部１からのデータＰＤを誤り訂正コード用ＰＲＯＭ部２
からの誤り訂正コードＥＣＣとを選択して誤り訂正回路
５へ伝達する。この場合、図４に示された従来例と同様
の動作となる。
【００１８】次に、誤り訂正回路５のテストを行う場合
には、まずテスト信号ＴＳをアクティブレベルにし、セ
レクタ４によりテストデータＴＤを選択して誤り訂正回
路５へ伝達するようにする。
には、まずテスト信号ＴＳをアクティブレベルにし、セ
レクタ４によりテストデータＴＤを選択して誤り訂正回
路５へ伝達するようにする。
【００１９】次に、テスト用レジスタ回路８へ入出力バ
ス９を介して、テスト用のメインデータを１６ビット単
位で５回取込み保持し、またこのメインデータと対応す
る６ビットの誤り訂正コードを取込み保持し、保持され
た３８ビットのデータをデストデータＴＤとしてセレク
タ４へ伝達する。セレクタ４はテストデータＴＤを選択
する状態となっているので、誤り訂正回路５には３８ビ
ットのテストデータＴＤが入力される。
ス９を介して、テスト用のメインデータを１６ビット単
位で５回取込み保持し、またこのメインデータと対応す
る６ビットの誤り訂正コードを取込み保持し、保持され
た３８ビットのデータをデストデータＴＤとしてセレク
タ４へ伝達する。セレクタ４はテストデータＴＤを選択
する状態となっているので、誤り訂正回路５には３８ビ
ットのテストデータＴＤが入力される。
【００２０】誤り訂正回路５は、ＰＲＯＭ部１からのデ
ータＰＤと誤り訂正コード用ＰＲＯＭ部２からの誤り訂
正コードＥＣＣに対するのと同様に、テストデータＴＤ
によりテストデータＴＤのメインデータに誤りがあるか
否かを判断し誤りがあると判断したときにはこのメイン
データの誤りを訂正して出力し、誤りがないと判断した
ときにはこのメインデータをそのまま出力する。出力さ
れたメインデータはテスト用レジスタ回路８及び入出力
バス９を介して外部へ出力される。
ータＰＤと誤り訂正コード用ＰＲＯＭ部２からの誤り訂
正コードＥＣＣに対するのと同様に、テストデータＴＤ
によりテストデータＴＤのメインデータに誤りがあるか
否かを判断し誤りがあると判断したときにはこのメイン
データの誤りを訂正して出力し、誤りがないと判断した
ときにはこのメインデータをそのまま出力する。出力さ
れたメインデータはテスト用レジスタ回路８及び入出力
バス９を介して外部へ出力される。
【００２１】従って、正常なメインデータとこのメイン
データと対応する誤り訂正コードとを組合せたテストデ
ータＴＤを入力することにより、誤り訂正回路５のデー
タ判定回路の動作が正常であるか否かが確認でき、誤り
のあるメインデータと前記の正常なメインデータに対応
する誤り訂正コードとを組合せたテストデータＴＤを入
力することにより、誤り訂正回路５のデータ判定回路及
びデータ補正回路の両方の動作が正常であるか否かが確
認できる。
データと対応する誤り訂正コードとを組合せたテストデ
ータＴＤを入力することにより、誤り訂正回路５のデー
タ判定回路の動作が正常であるか否かが確認でき、誤り
のあるメインデータと前記の正常なメインデータに対応
する誤り訂正コードとを組合せたテストデータＴＤを入
力することにより、誤り訂正回路５のデータ判定回路及
びデータ補正回路の両方の動作が正常であるか否かが確
認できる。
【００２２】図２はこの実施例のテスト用レジスタ回路
８の具体例を示す回路図である。
８の具体例を示す回路図である。
【００２３】この実施例のテスト用レジスタ回路８は、
外部からのテストデータＴＤ及び誤り訂正回路５からの
データＣＤのうちの一方をビット単位で保持する複数の
データ保持レジスタ８１と、外部からのテストデータＴ
Ｄの各データ保持レジスタＲＺへの供給及びこれら各デ
ータ保持レジスタ８１からのデータの外部への出力を制
御する複数の第１のトランスファゲートＴＧ１と、誤り
訂正回路５からのデータＣＤの各データ保持レジスタ８
１への供給及びこれら各データ保持レジスタ８１からの
セレクタ４へのテスト用データＴＤの出力を制御する複
数の第２のトランスファゲートＴＧ２とを備え、入出力
制御信号ＩＯ１〜ＩＯ４によりデータの流れを制御する
構成となっている。
外部からのテストデータＴＤ及び誤り訂正回路５からの
データＣＤのうちの一方をビット単位で保持する複数の
データ保持レジスタ８１と、外部からのテストデータＴ
Ｄの各データ保持レジスタＲＺへの供給及びこれら各デ
ータ保持レジスタ８１からのデータの外部への出力を制
御する複数の第１のトランスファゲートＴＧ１と、誤り
訂正回路５からのデータＣＤの各データ保持レジスタ８
１への供給及びこれら各データ保持レジスタ８１からの
セレクタ４へのテスト用データＴＤの出力を制御する複
数の第２のトランスファゲートＴＧ２とを備え、入出力
制御信号ＩＯ１〜ＩＯ４によりデータの流れを制御する
構成となっている。
【００２４】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２５】この実施例は、第１の実施例におけるアド
レスバス３，データバス７，及び入出力バス９を１つの
アドレスデータバス１０で兼用するようにしたもので、
システム全体が簡略化されるという利点がある。なお、
基本的動作及び効果は第１の実施例と同様である。
レスバス３，データバス７，及び入出力バス９を１つの
アドレスデータバス１０で兼用するようにしたもので、
システム全体が簡略化されるという利点がある。なお、
基本的動作及び効果は第１の実施例と同様である。
【００２６】
【発明の効果】以上説明したように本発明は、誤り訂正
回路からのデータを保持し外部へ出力する一方、テスト
用のメインデータ及びこのメインデータに対する誤り訂
正コードを含む外部からのテストデータを保持し出力す
るテスト用レジスタ回路を設け、ＰＲＯＭ部からのデー
タ及び誤り訂正コード用ＰＲＯＭ部から誤り訂正コード
とテスト用レジスタ回路からのテストデータとを入力し
これらのうちの一方を選択して誤り訂正回路へ伝達する
セレクタを設けた構成とし、外部からのテストデータの
内容を操作してその出力結果を確認することにより、誤
り訂正回路に含まれるデータ判定回路及びデータ補正回
路の両方の異常を検出することができる効果がある。
回路からのデータを保持し外部へ出力する一方、テスト
用のメインデータ及びこのメインデータに対する誤り訂
正コードを含む外部からのテストデータを保持し出力す
るテスト用レジスタ回路を設け、ＰＲＯＭ部からのデー
タ及び誤り訂正コード用ＰＲＯＭ部から誤り訂正コード
とテスト用レジスタ回路からのテストデータとを入力し
これらのうちの一方を選択して誤り訂正回路へ伝達する
セレクタを設けた構成とし、外部からのテストデータの
内容を操作してその出力結果を確認することにより、誤
り訂正回路に含まれるデータ判定回路及びデータ補正回
路の両方の異常を検出することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のテスト用レジスタ回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来の誤り訂正回路付きＰＲＯＭ装置の一例を
示すブロック図である。
示すブロック図である。
１ ＰＲＯＭ部 ２ 誤り訂正コード用ＰＲＯＭ部 ３ アドレスバス ４ セレクタ ５ 誤り訂正回路 ６ データセレクタ ７ データバス ８ テスト用レジスタ回路 ９ 入出力バス １０ アドレスデータバス ８１ データ保持レジスタ ＴＧ１，ＴＧ２ トランスファゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【課題を解決するための手段】本発明の誤り訂正回路付
きＰＲＯＭ装置は、通常のデータを記憶し、記憶されて
いるデータを所定の単位で読出すＰＲＯＭ部と、このＰ
ＲＯＭ部から読出される単位のデータと対応する誤り訂
正コードを記憶し前記ＰＲＯＭ部の読出しと同期して前
記対応する誤り訂正コードを読出す誤り訂正コード用Ｐ
ＲＯＭ部と、テスト用のメインデータ及びこのメインデ
ータに対する誤り訂正コードを含むテストデータと前記
ＰＲＯＭ部からのデータ及び前記誤り訂正コード用ＰＲ
ＯＭ部からの誤り訂正コードとを入力しこれらのうちの
一方を選択するセレクタと、このセレクタの出力を入力
し前記ＰＲＯＭ部からのデータ又は前記テストデータの
メインデータの誤りを訂正して出力する誤り訂正回路
と、外部からの前記テスト用データを保持して出力する
と共に、前記誤り訂正回路からのデータを保持して外部
へ出力するテスト用レジスタ回路とを有している。
きＰＲＯＭ装置は、通常のデータを記憶し、記憶されて
いるデータを所定の単位で読出すＰＲＯＭ部と、このＰ
ＲＯＭ部から読出される単位のデータと対応する誤り訂
正コードを記憶し前記ＰＲＯＭ部の読出しと同期して前
記対応する誤り訂正コードを読出す誤り訂正コード用Ｐ
ＲＯＭ部と、テスト用のメインデータ及びこのメインデ
ータに対する誤り訂正コードを含むテストデータと前記
ＰＲＯＭ部からのデータ及び前記誤り訂正コード用ＰＲ
ＯＭ部からの誤り訂正コードとを入力しこれらのうちの
一方を選択するセレクタと、このセレクタの出力を入力
し前記ＰＲＯＭ部からのデータ又は前記テストデータの
メインデータの誤りを訂正して出力する誤り訂正回路
と、外部からの前記テスト用データを保持して出力する
と共に、前記誤り訂正回路からのデータを保持して外部
へ出力するテスト用レジスタ回路とを有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】次に、テスト用レジスタ回路８へ入出力バ
ス９を介して、テスト用のメインデータを１６ビット単
位で２回取込み保持し、またこのメインデータと対応す
る６ビットの誤り訂正コードを取込み保持し、保持され
た３８ビットのデータをテストデータＴＤとしてセレク
タ４へ伝達する。セレクタ４はテストデータＴＤを選択
する状態となっているので、誤り訂正回路５には３８ビ
ットのテストデータＴＤが入力される。
ス９を介して、テスト用のメインデータを１６ビット単
位で２回取込み保持し、またこのメインデータと対応す
る６ビットの誤り訂正コードを取込み保持し、保持され
た３８ビットのデータをテストデータＴＤとしてセレク
タ４へ伝達する。セレクタ４はテストデータＴＤを選択
する状態となっているので、誤り訂正回路５には３８ビ
ットのテストデータＴＤが入力される。
Claims (2)
- 【請求項１】 通常のデータを記憶し、記憶されている
データを所定の単位で読出すＰＲＯＭ部と、このＰＲＯ
Ｍ部から読出される単位のデータと対応する誤り訂正コ
ードを記憶し前記ＰＲＯＭ部の読出しと同期して前記対
応する誤り訂正コードを読出す誤り訂正コード用ＰＲＯ
Ｍ部と、テスト用のメンインデータ及びこのメインデー
タに対する誤り訂正コードを含むテストデータと前記Ｐ
ＲＯＭ吹からのデータ及び前記誤り訂正コード用ＰＲＯ
Ｍ部からの誤り訂正コードとを入力しこれらのうちの一
方を選択するセレクタと、このレセクタの出力を入力し
前記ＰＲＯＭ部からのデータ又は前記テストデータのメ
インデータの誤りを訂正して出力する誤り訂正回路と、
外部からの前記テスト用データを保持して出力すると共
に、前記誤り訂正回路からのデータを保持して外部へ出
力するテスト用レジスタ回路とを有することを特徴とす
る誤り訂正回路付きＰＲＯＭ装置。 - 【請求項２】 テスト用レジスタ回路が、外部からのテ
ストデータ及び誤り訂正回路からのデータのうちの一方
をビット単位で保持する複数のデータ保持レジスタと、
前記外部からのテストデータの前記各データ保持レジス
タへの供給及びこれら各データ保持レジスタからのデー
タの外部への出力を制御する複数の第１のトランスファ
ゲートと、前記誤り訂正回路からのデータの前記各デー
タ保持レジスタへの供給及びこれら各データ保持レジス
タからの前記テスト用データセレクタへの出力を制御す
る複数の第２のトランスファゲートとを備えて構成され
た請求項１記載の誤り訂正回路付きＰＲＯＭ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062252A JPH06325595A (ja) | 1991-03-27 | 1991-03-27 | 誤り訂正回路付きｐｒｏｍ装置 |
| DE69207038T DE69207038T2 (de) | 1991-03-27 | 1992-03-18 | Programmierbarer Festwertspeicher mit Prüfgerät für den Fehlerprüfungs- und korrekturschaltkreis |
| EP92104706A EP0505914B1 (en) | 1991-03-27 | 1992-03-18 | Programmable read only memory device having a test tool for testing the error checking and correction circuit |
| US07/858,596 US5392301A (en) | 1991-03-27 | 1992-03-27 | Programmable read only memory device having test tool for error checking and correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062252A JPH06325595A (ja) | 1991-03-27 | 1991-03-27 | 誤り訂正回路付きｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06325595A true JPH06325595A (ja) | 1994-11-25 |
Family
ID=13194768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062252A Pending JPH06325595A (ja) | 1991-03-27 | 1991-03-27 | 誤り訂正回路付きｐｒｏｍ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5392301A (ja) |
| EP (1) | EP0505914B1 (ja) |
| JP (1) | JPH06325595A (ja) |
| DE (1) | DE69207038T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137763A (ja) * | 1994-11-04 | 1996-05-31 | Fujitsu Ltd | フラッシュメモリ制御装置 |
| EP0766174B1 (en) * | 1995-09-29 | 2002-05-22 | STMicroelectronics S.r.l. | Memory device having improved yield and reliability |
| US7257763B1 (en) | 2001-08-03 | 2007-08-14 | Netlogic Microsystems, Inc. | Content addressable memory with error signaling |
| US7283380B1 (en) | 2001-08-03 | 2007-10-16 | Netlogic Microsystems, Inc. | Content addressable memory with selective error logging |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US6971053B1 (en) * | 2002-07-30 | 2005-11-29 | Cypress Semiconductor Corp. | Method for initiating internal parity operations in a CAM device |
| JP4178248B2 (ja) * | 2004-10-28 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US7304873B1 (en) | 2005-01-25 | 2007-12-04 | Netlogic Microsystems, Inc. | Method for on-the-fly error correction in a content addressable memory (CAM) and device therefor |
| JP2006242569A (ja) * | 2005-02-28 | 2006-09-14 | Advantest Corp | 試験装置、及び試験方法 |
| CN100342346C (zh) * | 2005-06-30 | 2007-10-10 | 威盛电子股份有限公司 | 错误核对与校正功能测试方法 |
| KR100803373B1 (ko) * | 2007-02-09 | 2008-02-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 에러 측정 회로 |
| JP2009093714A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
| US8990631B1 (en) | 2011-03-03 | 2015-03-24 | Netlogic Microsystems, Inc. | Packet format for error reporting in a content addressable memory |
| US11182244B2 (en) | 2018-10-16 | 2021-11-23 | Micron Technology, Inc. | Error correction management for a memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177099A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH0212445A (ja) * | 1988-06-30 | 1990-01-17 | Mitsubishi Electric Corp | 記憶装置 |
-
1991
- 1991-03-27 JP JP3062252A patent/JPH06325595A/ja active Pending
-
1992
- 1992-03-18 DE DE69207038T patent/DE69207038T2/de not_active Expired - Fee Related
- 1992-03-18 EP EP92104706A patent/EP0505914B1/en not_active Expired - Lifetime
- 1992-03-27 US US07/858,596 patent/US5392301A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177099A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
| US8140940B2 (en) | 2006-02-24 | 2012-03-20 | Fujitsu Limited | Method and apparatus for controlling memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0505914B1 (en) | 1995-12-27 |
| DE69207038T2 (de) | 1996-07-25 |
| US5392301A (en) | 1995-02-21 |
| EP0505914A3 (en) | 1993-08-25 |
| DE69207038D1 (de) | 1996-02-08 |
| EP0505914A2 (en) | 1992-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06325595A (ja) | 誤り訂正回路付きｐｒｏｍ装置 | |
| US7444540B2 (en) | Memory mirroring apparatus and method | |
| US4827478A (en) | Data integrity checking with fault tolerance | |
| JP3199021B2 (ja) | 半導体メモリ装置、該半導体メモリ装置の検査方法及び使用方法 | |
| JPH04262439A (ja) | 読み−修正−書き用の改良されたバッファ作用 | |
| US4926426A (en) | Error correction check during write cycles | |
| JPH0797417B2 (ja) | 冗長メモリを有する電子郵便料金計 | |
| EP0403168B1 (en) | System for checking comparison check function of information processing apparatus | |
| JPS6148061A (ja) | マルチプロセッサ・コンピュータ・システム | |
| JP2010117994A (ja) | 検査システム | |
| KR100330575B1 (ko) | 반도체메모리소자의리드/라이트데이터에러검증장치및방법 | |
| US5375231A (en) | Control memory error correcting apparatus | |
| US7661056B2 (en) | Circuit arrangement for processing data | |
| JPH06202967A (ja) | 入出力制御装置 | |
| JPH0520215A (ja) | 情報処理装置 | |
| JPS6142304B2 (ja) | ||
| JPH09204363A (ja) | データメモリ装置 | |
| JPH0638239B2 (ja) | 誤り訂正機構 | |
| JPS63753A (ja) | メモリエラ−訂正・検出回路の試験方式 | |
| JPH0573352A (ja) | 情報処理装置 | |
| JPS6146541A (ja) | デ−タ書き込み方式 | |
| JPS58169253A (ja) | 誤り検出方式 | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPH01113838A (ja) | チエツク方式 | |
| JPS61161563A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |